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TRIAS Mediathek

Aufzeichnungen FPGA Verification Day 2023 – Jetzt anschauen!

  • 11. Oktober 2023

Ein erfolgreicher Event liegt hinter uns.

Es war uns eine Freude, renommierte Experten aus der FPGA-Entwicklung und FPGA-Verifikation zu versammeln, um die Möglichkeiten der Digitalisierung in der Produktentwicklung näher zu bringen.

Sie hatten nicht die Gelegenheit, unseren Online-Event live zu verfolgen oder möchten sich die Präsentationen noch einmal in Ruhe anschauen?

Alle Aufzeichnungen des FPGA Verification Days befinden sich nun in unserer Mediathek.

Dort finden Sie auch die Aufzeichnungen der letzten FPGA Verification Days und unserer Webinar-Reihe FPGA Verification Made Modern.

LASSEN SIE UNS DEN FPGA VERIFICATION DAY 2023 REVUE PASSIEREN:

In seiner Keynote hat Dr. Michael Gude die architektonischen Neuerungen und Vorteile der GateMate FPGAs aufgezeigt. Diese Vorteile sind durch 3 Patentfamilien geschützt, die in den USA bereits erteilt wurden. Verbesserter LUT-Tree, Routing Fabric mit fortschrittlichen Switch-Boxen und IO-Strukturen werden gezeigt.
Dr. Michaeal Gude hat die Implementierung einer Familie von FPGAs mit nur einem Source-Wafer erläutert.


Debugging ist eine zeitaufwändige Aufgabe. Tatsächlich wird die meiste Zeit der Verifikation mit dem Debugging verbracht. Deshalb ist es wichtig, ein Werkzeug zu haben, das Sie bei dieser Aufgabe in jeder Hinsicht unterstützt. Questa hatte schon immer eine sehr gute Debug-Umgebung: Visualizer gibt es schon eine Weile, als Add-on, aber auch als Standard-Bedienoberfläche für die formalen Questa-Anwendungen wie Questa CDC, Questa AutoCheck, Questa Lint usw.

Seit dem Release 2023.1 werden auch Questa Prime und Core mit der Visualizer-Debug-Umgebung ausgeliefert und die Lizenzierung wurde aktualisiert, um alle notwendigen Features zu enthalten.

Hans-Jürgen Schwender hat die Highlights der neuen Debug-Funktionen gezeigt, die mit der Visualizer Debug UI verfügbar sind. Neben der Vorstellung einiger Features im Detail hat er demonstriert, wie die Visualizer Bedienoberfläche verwendet werden kann und welche Vorteile sie im Vergleich zum klassischen Debug-Flow bietet.

Die Fehlersuche und deren Behebung in Team-Projekten erfordert einen proaktiven Ansatz.

In diesem Vortrag stellte Faïçal Chtourou Questa-Tool-Workflows vor, die mit Continuous Integration (CI) abgestimmt sind und solche Probleme verhindern oder beseitigen.

Die Teilnehmer haben gelernt, Werkzeuge zur formalen Verifikation und Simulation synergetisch einzusetzen, um eine robuste Verifikation von RTL- und Testbench-Änderungen vor der teamweiten Freigabe sicherzustellen.


In diesem Vortrag hat Espen Tallaksen gezeigt, wie wichtig Code Coverage, Functional Coverage und Specification Coverage (auch bekannt als Requirement Coverage) sind, wenn es darum geht, die richtige Qualität zu gewährleisten. Die Code Coverage wird vom Simulator durchgeführt, und UVVM bietet großartige Funktionen für die funktionale Abdeckung und die Spezifikationsabdeckung.

Der Abdeckung von Spezifikationen wird immer mehr Aufmerksamkeit gewidmet, da sie für sicherheits- (z. B. DO-254) und missionskritische (z. B. ESA-Raumfahrt) Anwendungen entscheidend ist. Leider wird dies oft manuell gehandhabt, was sehr zeitaufwändig und fehleranfällig ist. Die Spezifikationsabdeckung von UVVM ermöglicht eine sehr effiziente Erfassung vordefinierter Anforderungen und generiert die Berichte, die Sie für unternehmenskritische und sicherheitskritische Projekte sowie für alle Projekte, bei denen Qualität wichtig ist, benötigen.

Nach seinem Vortrag hat Espen Tallaksen in einem Schritt-für-Schritt-Tutorial demonstriert, wie Sie mit der Open-Source-Methodik und -Bibliothek UVVM einen VHDL-Testbench erstellen können.

Er hat UVVM Befehle zur Erzeugung der Spezifikationsabdeckung hinzugefügt, um die Anforderungsabdeckung zu akkumulieren und diese schließlich in verschiedenen Formaten der Requirements Traceability Matrix (RTM) zu berichten.

Die formale Verifikation ist normalerweise gleichbedeutend mit einem vollständigen Assertion Based Verification (ABV) Flow, dessen Einführung langwierig und kostspielig sein kann.

Neil Rattray hat die Aspekte der formalen Verifikation aufgezeigt, die Ihren bestehenden simulationsbasierten Ablauf ergänzen können.

Diese sind:

o Structural Coverage Signoff
Hier stellen wir die Frage, wie viel von der implementierten RTL überprüft wurde.

o Functional Coverage Signoff
Hier geht es um die Frage, wie viel von der Funktionalität des Designs geprüft wurde.

o Synthese- und PAR Signoff
Hier geht es um die Frage, ob unser implementiertes RTL korrekt für unsere Zieltechnologie synthetisiert wurde.

Jede dieser Techniken kann mit geringem Risiko und geringem Aufwand eingesetzt werden, bietet aber eine größere Sicherheit für die Designabläufe.

Im Anschluss an die Präsentation des FPGA-Anbieters Efinix Inc. auf dem FPGA Verification Day 2022 hat Joachim Müller ein Update gegeben, welches sich insbesondere auf die nächsten Schritte beim hochleistungsfähigen Quantum® Fabric in der Titanium FPGA Familie konzentriert.

Eine erfolgreiche Strategie umfasst nicht nur die Auswahl und Entwicklung von Technologien, sondern auch die kontinuierliche Weiterentwicklung von Design-Software, IP und Anwendungen.

Die Präsentation bietet einen tagesaktuellen Überblick darüber, was die Architektur leisten kann und wie sie in Hardware und Software für verschiedene Anwendungsbereiche unterstützt wird.