AUSBILDUNG

UVM leicht gemacht für FPGA Designer

Beschreibung

Aufgrund der Komplexität der UVM Bibliothek ist das Erstellen einer Testbench eine zeitaufwendige Aufgabe und erfordert umfassendes Wissen über die Möglichkeiten, die die Bibliothek bietet. Um die Verifikationsingenieure beim initialen Erstellen einer Testbench Infrastruktur zu unterstützen, wurde das UVM-Framework entwickelt, mit dem eine UVM Testbench sehr schnell erstellt werden kann.  Durch Änderungen an nur wenigen Stellen wird diese innerhalb weniger Stunden simulierbar.

Kursziele

Die Teilnehmer erstellen in mehreren Schritten eine UVM Testbench mit dem UVM Framework. Nach diesem Workshop können Teilnehmer eine Testbench-Infrastruktur für das eigene FPGA-Design mit der UVM Framework API erstellen.

  • Verifikation - Ansätze und Methodiken
  • UVM – Grundlagen und Prinzipien
  • UVM Framework – Bibliothekskomponenten, Struktur und API


Voraussetzungen: Kenntnisse in SystemVerilog I Dauer: 2 Tage I Sprache: Deutsch / wahlweise Englisch I Preis: 1.250,00 EUR netto

Weitere Informationen

Termine

  • 03. – 04.04.2019 | 9:00 – 17:00 Uhr | Düsseldorf

Auf Anfrage können weitere Optionen wie Live Online und Vor-Ort Trainings angeboten werden.

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Ich habe die Datenschutzerklärung der TRIAS mikroelektronik GmbH zur Kenntnis genommen und stimme zu, dass meine Angaben und Daten zur Beantwortung meiner Anfrage elektronisch erhoben und gespeichert werden.

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