Beschreibung
Da Designs immer komplexer und Entwicklungszeiten immer kleiner werden, müssen Entwicklungsteams immer öfters auf die Nutzung von IP Cores zurückgreifen. Dies bedeutet, dass Ingenieure im Umgang mit HDL-Sprachen "sprachneutral" werden müssen. Sie benötigen ein solides Wissen über VHDL und Verilog und die damit verbundenen Designtechniken. Dieser Workshop, mit einer schnellen und effektiven Methode, ist für erfahrene VHDL Anwender geeignet. Er macht die Unterschiede, wie aber auch die Ähnlichkeiten zwischen VHDL und Verilog verständlich, und meistert Verilog-spezifische Themen, die sonst zu schwer erkennbaren Problemen führen könnten.
Kursziele
- Kenntnisse der Verilog Konzepte und Unterschiede zu VHDL
- Anwendung von Verilog-spezifischen Techniken für das RTL Design
- Vermeidung von Verilog Fallstricken
der trainer
Hans-Jürgen Schwender
ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in Nürnberg und bei Infineon Technologies in San Jose, CA, USA als ASIC Design Ingenieur gearbeitet. Er beschäftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und Chipebene als auch mit Programmierung von ASIC Driver Software in C.
Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen Großteil der Produkte von Siemens EDA ab - mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.
Voraussetzungen: Digitale Hardware Design Grundkenntnisse im und gute VHDL Kenntnisse I Keine Grundkenntnisse in Verilog erforderlich I Dauer: 2 Tage I Sprache: Deutsch I wahlweise Englisch I Preis: 1.400,00 EUR netto