AUSBILDUNG

Verilog für VHDL Anwender

Beschreibung

Da Designs immer komplexer und Entwicklungszeiten immer kleiner werden, müssen Entwicklungsteams immer öfters auf die Nutzung von IP Cores zurückgreifen. Dies bedeutet, dass Ingenieure im Umgang mit HDL-Sprachen "sprachneutral" werden müssen. Sie benötigen ein solides Wissen über VHDL und Verilog und die damit verbundenen Designtechniken. Dieser Workshop, mit einer schnellen und effektiven Methode, ist für erfahrene VHDL Anwender geeignet.  Er macht die Unterschiede, wie aber auch die Ähnlichkeiten zwischen VHDL und Verilog verständlich, und meistert Verilog-spezifische  Themen, die sonst zu schwer erkennbaren Problemen führen könnten.

Kursziele

  • Kenntnisse der Verilog Konzepte und Unterschiede zu VHDL
  • Anwendung von Verilog-spezifischen Techniken für das RTL Design
  • Vermeidung von Verilog Fallstricken


Voraussetzungen: Digitale Hardware Design Grundkenntnisse im und gute VHDL Kenntnisse I Keine Grundkenntnisse in Verilog erforderlich I Dauer: 2 Tage I Sprache: Deutsch I wahlweise Englisch I Preis: 1.250,00 EUR netto

Termine

  • Termine auf Anfrage

Auf Anfrage können weitere Optionen wie Live Online und Vor-Ort Trainings angeboten werden.

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Ich habe die Datenschutzerklärung der TRIAS mikroelektronik GmbH zur Kenntnis genommen und stimme zu, dass meine Angaben und Daten zur Beantwortung meiner Anfrage elektronisch erhoben und gespeichert werden.

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