AUSBILDUNG

VHDL 2008

Beschreibung

Der Workshop VHDL 2008 vermittelt einen Überblick über die Änderungen und Neuerungen in der Sprache, die in dem Standard IEEE 1076-2008 definiert wurden. Der Kurs gliedert sich in drei Hauptteile: Neuerungen und Änderungen im Bereich des synthetisierbaren Sprachkonstrukte, Neuerungen für die Verifikation, die von PSL [Property Specification Language] (IEEE 1850) übernommen wurden. Im letzten Teil geht es um die Möglichkeit, die Constrained Randomization Methodik, die von der Sprache direkt nicht unterstützt wird, mit Hilfe der OSVVM [Open Source VHDL Verification Methodology] Bibliothek einsetzen zu können.

Die Teilnehmer werden die Neuerungen und Verbesserungen der Sprache für RTL Design kennenlernen. Zudem wird die neue ABV [Assertion Based Verification] Methodik, die aus PSL in die Sprache integriert worden ist, im Detail diskutiert und ergänzt durch die Constrained Randomization und Functional Coverage Elemente aus der OSVVM Bibliothek. In den Übungen gibt es dann die Möglichkeit, die neuen Sprachkonstrukte zu verwenden, Assertions zu erstellen, die ein bestimmtes Signalverhalten beschreiben, dessen Auftreten beobachtet und auf Richtigkeit überprüft werden soll. Außerdem werden zufallsbasierte Stimulusgeneratoren beschrieben und datenorientierte Coveragemodelle, mit denen das Auftreten von Datenwerten aufgezeichnet wird, erstellt.

Agenda

New and enhanced Features

  • Enhanced Generics
  • Hierarchical referencing
  • u.v.m.


Functional Verification : ABV

  • Layers
  • Boolean Expressions;
  • Temporal Expressions
  • Directives
  • Vunits

Open Source VHDL Verification Methodology (OSVVM)

  • Randomizing using RandomPkg
  • Functional Coverage Using CoveragePkg
  • u.v.m.


der trainer

Alexandru Vlad Velea

hat einen Universitätsabschluss in Elektronik, Telekommunikation und Informationstechnologie, gefolgt von einem MBA-Aufbaustudium.
Seit 2005 hat er sich hauptsächlich mit den folgenden Siemens-Produkten beschäftigt:
- HDL-Entwurf, Simulation und Synthese
- Entwurf von Verdrahtungen und Kabelbäumen


Er verfügt über umfassende Kenntnisse als Berater, technischer Support und Ausbilder für Tools. Seit 2011 ist er Wiring Harness Consultant/ Advisor für die Mentor Graphics / Siemens Tools und seit 2005 Digital IC Flow (Design/ Simulation/ Synthese) Consultant/ Advisor für die Mentor Graphics / Siemens Tools.

Wir behalten uns das Recht vor, einen anderen qualifizierten Trainer einzusetzen.


Voraussetzungen: Digitale Hardware Design Grund- und gute VHDL Kenntnisse I Dauer: 2 Tage I Sprache: Deutsch I wahlweise Englisch I Preis: 1.400,00 EUR netto

Weitere Informationen

Termine

  • 01.08. - 02.08.2024 | 9:00 – 17:00 Uhr | LIVE Online (Trainer-geführt)

Auf Anfrage können weitere Optionen wie Live Online und Vor-Ort Trainings angeboten werden.

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