AUSBILDUNG

VHDL 2008

Beschreibung

Der Workshop VHDL 2008 vermittelt einen Überblick über die Änderungen und Neuerungen in der Sprache, die in dem Standard IEEE 1076-2008 definiert wurden. Der Kurs gliedert sich in drei Hauptteile: Neuerungen und Änderungen im Bereich des synthetisierbaren Sprachkonstrukte, Neuerungen für die Verifikation, die von PSL [Property Specification Language] (IEEE 1850) übernommen wurden. Im letzten Teil geht es um die Möglichkeit, die Constrained Randomization Methodik, die von der Sprache direkt nicht unterstützt wird, mit Hilfe der OSVVM [Open Source VHDL Verification Methodology] Bibliothek einsetzen zu können.

Die Teilnehmer werden die Neuerungen und Verbesserungen der Sprache für RTL Design kennenlernen. Zudem wird die neue ABV [Assertion Based Verification] Methodik, die aus PSL in die Sprache integriert worden ist, im Detail diskutiert und ergänzt durch die Constrained Randomization und Functional Coverage Elemente aus der OSVVM Bibliothek. In den Übungen gibt es dann die Möglichkeit, die neuen Sprachkonstrukte zu verwenden, Assertions zu erstellen, die ein bestimmtes Signalverhalten beschreiben, dessen Auftreten beobachtet und auf Richtigkeit überprüft werden soll. Außerdem werden zufallsbasierte Stimulusgeneratoren beschrieben und datenorientierte Coveragemodelle, mit denen das Auftreten von Datenwerten aufgezeichnet wird, erstellt.

Agenda

New and enhanced Features

  • Enhanced Generics
  • Hierarchical referencing
  • u.v.m.


Functional Verification : ABV

  • Layers
  • Boolean Expressions;
  • Temporal Expressions
  • Directives
  • Vunits

Open Source VHDL Verification Methodology (OSVVM)

  • Randomizing using RandomPkg
  • Functional Coverage Using CoveragePkg
  • u.v.m.


der trainer

Hans-Jürgen Schwender

ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in Nürnberg und bei Infineon Technologies in San Jose, CA, USA als ASIC Design Ingenieur gearbeitet. Er beschäftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und Chipebene als auch mit Programmierung von ASIC Driver Software in C.

Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen Großteil der Produkte von Siemens EDA ab - mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.


Voraussetzungen: Digitale Hardware Design Grund- und gute VHDL Kenntnisse I Dauer: 2 Tage I Sprache: Deutsch I wahlweise Englisch I Preis: 1.250,00 EUR netto

Weitere Informationen

Termine

  • 06.- 07. April 2022 | 9:00 – 17:00 Uhr | LIVE Online

Auf Anfrage können weitere Optionen wie Live Online und Vor-Ort Trainings angeboten werden.

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