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We will let you know about product solutions, updates, training, events and other interesting news.
12 - 16 April 2021
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CONFERENCE | Hannover Messe 2021 - Digital Enterprise Virtual Experience
19 - 23 April 2021
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TRAINING | Accelerating FPGA VHDL Verification and introducing UVVM with Espen Tallaksen
19 - 22 April 2021
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TRAINING | Signal Integrity in PCB design
20 April 2021
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WEBINAR | Linear Acceleration of HDL Simulation Using Naive Parallel Processing
27 April 2021
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WEBINAR | ModelSim โ Tips and Tricks
03 - 07 May 2021
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TRAINING | SystemVerilog โ Advanced Verification for FPGA Design
4 May 2021
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WEBINAR | UVVM โ the main benefits of the worldโs #1 VHDL verification methodology
11 May 2021
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WEBINAR | Why is CDC Verification for FPGA Designs important
18 May 2021
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WEBINAR | Improve your Debug Productivity
26 May 2021
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CONFERENCE | Siemens Realize LIVE and User2User
06 - 08 July 2021
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CONFERENCE | FPGA Conference Europe
23 September 2021
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CONFERENCE | FPGA Verification Day 2021
11 - 14 October 2021
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TRAINING | Design and validation of DDR interfaces on PCBs
10 - 11 November 2021
Munich | Germany
TRAINING | Accelerating FPGA and Digital ASIC Design with Espen Tallaksen
This presentation discusses the latest Field-Programmable Gate Array (FPGA) functional verification trends based on the recently completed 2020 Wilson Research Group industry study. The findings from this world-wide study provide invaluable insight into the state of todayโs FPGA market in terms of both design and verification trends. To address the challenges identified in this study, a variety of easy to adopt advanced verification solutions will be presented, and a practical roadmap provided on how to mature your projectโs verification maturity.
Speaker: Harry Foster
is Chief Scientist Verification for the Design Verification Technology Division of Siemens EDA, A Siemens Business; and is the Co-Founder and Executive Editor for the Verification Academy. He holds multiple patents in verification and has co-authored six books on verification. Harry was the 2006 recipient of the Accellera Technical Excellence Award for his contributions to developing industry standards, and was the original creator of the Accellera Open Verification Library (OVL) standard.
Speaker: Stefan Bauer
is Application Engineer at Siemens EDA to support the European Distribution Channel in the digital design and verification area.
Before he joined Siemens EDA in 2014, he worked as a Verification Engineer at Ericsson and ST-Ericsson in Nuremberg where he verified components of an ASIC by using SystemVerilog OVM/UVM environments, Assertions and Code Coverage.
During his job as a working student and during his master thesis at Siemens Healthcare in Erlangen, he gathered his first experiences in the FPGA area.
In diesem Vortrag werden die neuesten Trends bei der funktionalen Verifikation von FPGAs (Field-Programmable Gate Array) auf der Grundlage der kรผrzlich abgeschlossenen Industriestudie 2020 der Wilson Research Group erรถrtert. Die Ergebnisse dieser weltweiten Studie bieten einen unschรคtzbaren Einblick in den Zustand des heutigen FPGA-Marktes sowohl in Bezug auf Design- als auch auf Verifikationstrends. Zur Bewรคltigung der in dieser Studie identifizierten Herausforderungen wird eine Vielzahl von einfach zu รผbernehmenden, fortschrittlichen Verifikationslรถsungen vorgestellt und ein praktischer Fahrplan zur Verfรผgung gestellt, wie die Verifikationsreife Ihres Projekts erreicht werden kann.
Sprecher: Harry Foster
ist Chief Scientist Verification der Division Design Verification Technology von Siemens EDA, A Siemens Business. Zudem ist er Mitbegrรผnder und Executive Editor der Verification Academy. Er hรคlt mehrere Patente in der Verifikation und hat sechs Bรผcher รผber die Verifikation mitverfasst. Harry erhielt 2006 den Accellera Technical Excellence Award fรผr seine Beitrรคge zur Entwicklung von Industriestandards und war der ursprรผngliche Urheber des Accellera Open Verification Library (OVL) -Standards.
Sprecher: Stefan Bauer
ist Applikationsingenieur bei Siemens EDA und unterstรผtzt den europรคischen Distributionskanal im digitalen Design- und Verifikations-Bereich.
Bevor er 2014 zu Siemens EDA nach Mรผnchen kam, verifizierte er als Verifikationsingenieur bei Ericsson und ST-Ericsson in Nรผrnberg Komponenten eines ASICs. Hierbei wurden neben der Verifikationssprache SystemVerilog und der Methodik OVM/UVM auch Assertions und Code Coverage eingesetzt.
Seine ersten Erfahrungen im FPGA Bereich sammelte er bei seinem Werkstudentenjob und bei seiner Diplomarbeit bei Siemens Healthcare in Erlangen.
Wollen Sie sehen, wie einfach Sie Ihr FPGA oder ASIC gestalten kรถnnen? Nehmen Sie am FPGA Verification Day 2020 teil und sehen Sie sich dies anhand einer Testbench fรผr ein AXI-Stream-basiertes Datenflussdesign an.
Die meisten Testbenches, die ein komplexes DUT verifizieren, sind relativ unstrukturiert und schwierig zu verstehen, zu modifizieren, zu erweitern, zu warten und wiederzuverwenden. Durch einen gut strukturierten und leicht verstรคndlichen Test Harness und das Schreiben von Befehlen auf einer hรถheren Abstraktionsebene lรคsst sich die Verifikationszeit jedoch oft leicht um mindestens 50 % reduzieren – was eine gute und vollstรคndige Testabdeckung ermรถglicht.
Dieser Vortrag zeigt zunรคchst, wie Interface Handling Procedures (BFMs) auf sehr einfache Weise angewendet werden kรถnnen, um ein DUT zu verifizieren. Dann zeigen wir, wie eine fortgeschrittenere Testbench mit Verifikationskomponenten, Modell, Scoreboards und Transaktionen auf hoher Ebene eine grรผndlichere Verifikation komplexerer DUT-Szenarien auf sehr strukturierte und einfache Weise ermรถglicht.
UVVM ist in den letzten zwei Jahren weltweit von 0 auf 10% explodiert und steigt schneller denn je. UVVM wird von Doulos fรผr die TB-Architektur empfohlen, und wir arbeiten mit der ESA zusammen, um die Funktionalitรคt noch weiter auszubauen. Diese Prรคsentation wird sowohl alternative TB-Architekturen als auch einige Erweiterungen des ESA-Projekts UVVM zeigen.
Sprecher: Espen Tallaksen
ist Technischer Leiter und Grรผnder von BITVIS & CGI, dem fรผhrenden Designcenter fรผr embedded Software und FPGA in Norwegen. Er graduierte an der Universitรคt von Glasgow (Schottland) und hat mittlerweile 30 Jahre Erfahrung in FPGA- und ASIC Entwicklung / Verifikation u.a. bei Philips Semiconductors in der Schweiz.
Wรคhrend der letzten 20 Jahre er sich sehr stark mit Methodiken, Effizienz- und Qualitรคtsverbesserungen fรผr FPGA- und ASIC Projekte beschรคftigt. Das Ergebnis, die UVVM Verifikationsplattform, wird mittlerweile weltweit eingesetzt.
Er hรคlt viele Vortrรคge und Tutorials รผber unterschiedliche technische Aspekte der FPGA Entwicklung und -Verifikation, unter anderem auf dem FPGA Kongress in Deutschland.
From Requirements to Verification specification, tracking and issue management
The number of IC and FPGA designs that have to adhere to functional safety standards has been growing in the past years and still grows today. This has a serious impact on the cost as projects need to mature their processes from ad hoc to a structural flow to conform to a particular regulation. Almost 50% of FPGA projects are working under some type of functional safety standard.
In order to implement a structural flow some kind of lifecycle management is required. While todayโs solutions offer a unified environment to create, reuse and approve requirements, integration of verification specification, tracking and issue management is lacking.
With Polarion Siemens can offer a solution that offers strong Requirement Management capabilities. The new IC Verification Assistant feature Polarion can link in the coverage information achieved during the verification process with various methodologies, like simulation with ModelSim or Questa or formal approaches like Questa Autocheck or Questa Formal.
This presentation shows how the integration of the requirement management flow in Polarion with the verification management features of Questa and how the tracing into the verification results is achieved down to the reporting of the coverage metrics in Polarion.
Speaker: Hans-Jรผrgen Schwender
has a masters degree in electrical engineering. From 1991 until the end of 2001, he worked as an ASIC design engineer at Philips Kommunikationsindustrie and Lucent Technologies in Nuremberg and at Infineon Technologies in San Jose, CA, USA. He worked on the creation of specifications, the implementation in VHDL, verification on module and chip level as well as programming of ASIC Driver Software in C.
Mr. Schwender has been working at TRIAS Mikroelektronik since 2002 and, as the technical manager covers a large part of Siemens EDAโs products โ with a focus on HDL design, verification and cable harness design products.
Do you want to see how easy you can very your FPGA or ASIC? Join us on FPGA Verification Day 2020 to see this exemplified with a testbench for an AXI-stream based data flow design.
Most testbenches verifying a complex DUT are relatively unstructured and difficult to understand, modify, extend, maintain and reuse. You can however often easily reduce the verification time by at least 50% by having a well structured and easy to understand test harness, and writing commands at a higher abstraction level โ allowing a good and complete testcase overview by just looking at a simple test sequencer with easy to understand high level commands.
This presentation will show first how interface handling procedures (BFMs) can be applied in a very simple way to verify a DUT. Then we will show how a more advanced testbench using verification components, model, scoreboards and high-level transactions will allow more thorough verification of more complex DUT scenarios in a very structured and simple way.
UVVM has exploded over the last two years from 0 to 10% world-wide and increasing faster than ever. UVVM is recommended by Doulos for TB architecture, and we are cooperating with ESA to extend the functionality even further. This presentation will show both alternative TB architectures and some of the ESA-project UVVM extensions.
Speaker: Espen Tallaksen
is the founder and Technical Director of BITVIS & CGI, a leading Embedded SW and FPGA consultancy in Norway. He has more than 30 years international experience of FPGA and ASIC development and verification, for example through work at Philips Semiconductors (NXP) in Zรผrich (Switzerland).
His main focus during the past 20 years has been methodology, efficiency and quality improvement for FPGA and ASIC projects, which resulted in the UVVM verification platform, which is now used worldwide. Espen is well known through his tutorials and talks, for example at FPGA Kongress in Germany.
IEC 62304 is the applicable standard, which defines the life cycle of software-based medical devices. Within this standard programmable hardware components such as FPGAs are in a grey area, as they have to be developed like any other software, but in actual use they are not operated like classic software. In order not to endanger the approval of an FPGA-based medical device, it is recommended to carry out the FPGA development in accordance with IEC 62304, even if the resulting documents do not have to be submitted to the approval.
This presentation shows how modern means can largely automate this software life cycle process, and how it can be introduced with little effort. It minimizes project approval risks as well as patient risks due to insufficiently verified FPGA designs. The focus will be on FPGA verification (verification strategies including code coverage) and their replicability (building defined verification environments using Docker Containers), always in the context of automation (regression tests after each commit). The topics covered include:
– Efficient verification strategies to cover the required requirements
– Functional Coverage & Code Coverage or “When do I finish testing?”
– Setup and versioning of reproducible test environments using Docker containers
(- Effective software configuration management – the unification into an IEC 62304 compliant development process)
Speaker: Tobias Baumann
is a physicist and obtained his diploma in 2013 after 1 ยฝ years of research work in detector development for the COMPASS experiment at CERN. He then developed camera systems in medical imaging technology for a video processing development service provider, mainly concentrating on the area of endoscopy. In addition to the development and implementation of video algorithms, his specialities included the design of complex system architectures and the construction of automated build and verification environments.
Since 2018 he has been working as a freelancer, supporting FPGA & Embedded Systems developers in all areas, both the development and the construction of modern development and verification processes with a focus on DevOps strategies.
Die IEC 62304 ist die gรผltige Norm welche den Lebenszyklus von Software basierten Medizingerรคte festlegt. Programmierbare Hardware Bausteine wie FPGAs befinden sich innerhalb dieser Norm in einer Grauzone da diese zwar wie jede andere Software entwickelt werden mรผssen, jedoch im Einsatz nicht wie klassische Software betrieben wird. Um die Zulassung eines FPGA basierten Medizinproduktes nicht zu gefรคhrden, ist es zu empfehlen die FPGA Entwicklung gemรคร IEC 62304 durchzufรผhren, auch wenn die daraus entstehenden Dokumente nicht bei der Zulassung eingereicht werden mรผssen.
Dieser Vortrag zeigt wie man mit modernen Mitteln diese Software Lebenszyklus Prozesse weitestgehend automatisieren und mit geringem Aufwand einfรผhren kann. Dadurch werden Zulassung gefรคhrdende Projektrisiken ebenso minimiert wie Patientenrisiken durch unzureichend verifizierte FPGA Designs. Der Fokus wird dabei auf die FPGA Verifikation (Verifikationsstrategien inkl. Code Coverage) und deren Reproduzierbarkeit (Aufbau definierter Verifikationsumgebungen mittels Docker Containern) gelegt, stets im Kontext der Automatisierung (Regressiontests nach jedem Commit). Dabei werden unter anderem folgende Themen behandelt:
– Effiziente Verifikationsstrategien zur Abdeckung der geforderten Requirements
– Functional Coverage & Code Coverage oder “Wann bin ich fertig mit testen?”
– Aufbau und Versionierung von reproduzierbaren Testumgebungen mithilfe von Docker Containern
(- Effektives Software Configuration Management – die Vereinigung zu einem IEC 62304 konformen Entwicklungsprozess)
Sprecher: Tobias Baumann
ist Physiker und erwarb sein Diplom im Jahr 2013 nach anderthalbjรคhriger Forschungstรคtigkeit in der Detektorentwicklung fรผr das COMPASS Experiment am CERN. Im Anschluss entwickelte er bis Ende 2017 bei einem Entwicklungsdienstleister fรผr Videoverarbeitung Kamera Systeme in der bildgebenden Medizintechnik, wobei er sich hauptsรคchlich auf den Bereich Endoskopie konzentrierte.
Zu den Spezialgebieten zรคhlten neben der Entwicklung und Implementierung von Video Algorithmen das Design von komplexen System Architekturen sowie den Aufbau von automatisierten Build- und Verifikations Umgebungen. Seit 2018 unterstรผtzt er als freiberuflicher FPGA & Embedded Systems Enwickler Unternehmen in allen Bereichen, sowohl in der Entwicklung, als auch im Aufbau moderner Entwicklungs- und Verifikationsprozessen mit Fokus auf DevOps Strategien.
From Requirements to Verification specification, tracking and issue management
Eine immer grรถรere Zahl von IC und FPGA Designs mรผssen Standards รผber funktionale Sicherheit erfรผllen. Dies hat signifikante Auswirkungen auf die Kosten, weil die Arbeitsweisen von Projekten von ad-hoc Vorgรคngen zu strukturierten Ablรคufen weiter entwickelt werden mรผssen, um den jeweils relevanten Vorschriften gerecht zu werden. Ungefรคhr 50% aller FPGA Projekte entstehen im Kontext von einem Typ von Vorschriften รผber funktionale Sicherheit.
Solch ein strukturierter Flow kann nur durch eine Art von Lifecycle Management implementiert werden. Heutige Lรถsungen bieten eine vereinheitlichte Umgebung zur Erstellung, zum Wiederverwerten und Genehmigen von Anforderungen oder Requirements, das Einbeziehen von Verfikationsspezifikation, das Nachverfolgen und ein Issue Management fehlen aber hรคufig.
Mit Polarion bietet Siemens eine Lรถsung mit einem ausgewachsenen Anforderungsmanagement. Der neue IC Verificaion Assistant in Polarion ermรถglicht das Einbinden von Coverage Metriken, die z.B. durch Simulation mit ModelSim oder Questa oder anderen fromalen Methoden erstellt wurden.
Diese Prรคsentation zeigt die Integration des Anforderungsmangegement Flows in Polarion mit Verification Management Eigenschaften von Questa, und wie das Nachverfolgen in die Ergebnisse der Verifikation bis hin zum Reporten der Coverage Metriken in Polarion erreicht wird.
Sprecher: Hans-Jรผrgen Schwender
ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in Nรผrnberg und bei Infineon Technologies in San Jose, CA, USA, als ASIC Design Ingenieur gearbeitet. Er beschรคftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und Chipebene als auch mit Programmierung von ASIC Driver Software in C.
Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen Groรteil der Produkte von Siemens EDA ab โ mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.
The usage of UVVM has really taken off and is currently used by far more than 10% of all FPGA designers world-wide (>20% of all VHDL users) โ from less than 1% two years earlier, – and still growing fast. The UVVM methodology and architecture is recommended by Doulos, – and ESA (the European Space Agency) is supporting further extensions of the UVVM functionality.
This presentation will give an overview of UVVM and how this improves testbench overview, readability, maintainability, extensibility and reuse. Some of the newest ESA extensions will also be presented โ like the Generic Scoreboard, Hierarchical VVCs (verification components), VVC Direct transaction transfer, Error injection, Watchdog and the Requirement vs Verification coverage.
Speaker: Espen Tallaksen
is the founder and Technical Director of BITVIS & CGI, a leading Embedded SW and FPGA consultancy in Norway.ย He has more than 30 years international experience of FPGA and ASIC development and verification, for example through work at Philips Semiconductors (NXP) in Zรผrich (Switzerland).
His main focus during the past 20 years has been methodology, efficiency and quality improvement for FPGA and ASIC projects, which resulted in the UVVM verification platform, which is now used worldwide. Espen is well known through his tutorials and talks, for example at FPGA Kongress in Germany.
Die Nutzung von UVVM hat wirklich zugenommen und wird derzeit von weit mehr als 10% aller FPGA Designer weltweit genutzt (> 20% aller VHDL-Benutzer) – von weniger als 1% vor zwei Jahren – und die Tendenz ist steigend.ย Die UVVM Methodik und Architektur wird von Doulos empfohlen, und von der die ESA (European Space Agency) werden weitere Erweiterungen der UVVM Funktionalitรคt unterstรผtzt.
Diese Prรคsentation gibt einen รberblick รผber UVVM und wie es die รbersicht, Lesbarkeit, Instandhaltbarkeit, Erweiterbarkeit und Wiederverwendung einer Testbench verbessert. Einige der neuesten ESA-Erweiterungen werden ebenfalls vorgestellt – wie das Generic Scoreboard, Hierarchical VVCs (Verifizierungskomponenten), VVC Direct transaction transfer, Error injection, Watchdog sowie ย Abdeckung von Requirement vs Verification.
Sprecher: Espen Tallaksen
ist Technischer Leiter und Grรผnder von BITVIS & CGI, dem fรผhrenden Designcenter fรผr embedded Software und FPGA in Norwegen. Er graduierte an der Universitรคt von Glasgow (Schottland) und hat mittlerweile 30 Jahre Erfahrung in FPGA- und ASIC Entwicklung / Verifikation u.a. bei Philips Semiconductors in der Schweiz.
Wรคhrend der letzten 20 Jahre er sich sehr stark mit Methodiken, Effizienz- und Qualitรคtsverbesserungen fรผr FPGA- und ASIC Projekte beschรคftigt. Das Ergebnis, die UVVM Verifikationsplattform, wird mittlerweile weltweit eingesetzt.
Er hรคlt viele Vortrรคge und Tutorials รผber unterschiedliche technische Aspekte der FPGA Entwicklung und -Verifikation, unter anderem auf dem FPGA Kongress in Deutschland.
Achieving timing closure for a given FPGA design can be a daunting task. The results depend on many parameters that affect synthesis and in particular place and route. Finding the right values of the right parameters is hard to achieve, and often requires a lot of experience. Considering the large number of possible parameters a trial and error approach is often not leading to successful results within a reasonable time.
Plunify have introduced a solution that helps automate the process of finding the optimum set of parameters, which also uses machine learning to learn from past synthesis and place and route runs, to determine a new set of parameters for the next run. Additionally, many synthesis runs with different parameter settings can be run in parallel to accelerate the process.
This presentation introduces Plunifyโs InTime solution and shows, how this approach helps to find timing closure for FPGA designs, by providing a starting point for the tool and have it find the optimum settings for synthesis and P&R,ย much faster than it could be done manually.
Speaker: Hans-Jรผrgen Schwender
has a masters degree in electrical engineering. From 1991 until the end of 2001, he worked as an ASIC design engineer at Philips Kommunikationsindustrie and Lucent Technologies in Nuremberg and at Infineon Technologies in San Jose, CA, USA. He worked on the creation of specifications, the implementation in VHDL, verification on module and chip level as well as programming of ASIC Driver Software in C.
Mr. Schwender has been working at TRIAS Mikroelektronik since 2002 and, as the technical manager covers a large part of Siemens EDA’s products – with a focus on HDL design, verification and cable harness design products.
Over the past years , FPGA vendors have revolutionized the FPGA design flow and introduced new architectures while addressing the needs of traditional and new applications for FPGA. During the same time, the complexity of FPGAs have reached unprecedented levels, sometimes making the usual EDA and instrumentation tools less relevant or totally obsolete. In this presentation, we focus on visibility as a key feature for improving design, verification, debug and even monitoring of FPGA in the field.
Speaker: Frรฉdรฉric Leens
is the CEO and founder of Exostiv Labs. Before starting Exostiv Labs in 2015, Frederic was the CEO of Byte Paradigm, a company he founded in 2005 to provide PC-based board-level instrumentation products tobusinesses.ย Prior to that he was project leader and system architect at Barco, the specialist in display and visualization technologies. He successfully managed cross-continents teams on electronic engineering projects that included silicon chip and software design.
Frรฉdรฉric has got a 20 years’ work experience in industries ranging from semiconductors, image processing and media broadcast to avionics and telecoms.
Functional Safety Standards like ISO 26262 or DO-254 focus on two areas of faults: Systematic faults and Random HW faults.
Systematic Fault analysis tries to make sure that the design operates correctly according to the specification. Such failures can occur due to an incomplete or misinterpretation of the specification, or a bad RTL design. These faults can be found with the traditional verification, i.e. VHDL, Verilog or SystemVerilog test environments, or formal verification.
Random HW Faults are hardware specific. In the real world, there are electromagnetic interferences, or electro-migrations. If such a failure occur, the hardware must either go into the safe state or it must continue the operation safely.
But how do you verify and analyze such Random HW Faults?
In this presentation we will introduce Siemens EDAโs unique solution for Random HW Fault Analysis.
Speaker: Stefan Bauer
is Application Engineer at Siemens EDA to support the European Distribution Channel in the digital design and verification area.
Before he joined Siemens EDA in 2014, he worked as a Verification Engineer at Ericsson and ST-Ericsson in Nuremberg where he verified components of an ASIC by using SystemVerilog OVM/UVM environments, Assertions and Code Coverage.
During his job as a working student and during his master thesis at Siemens Healthcare in Erlangen, he gathered his first experiences in the FPGA area.
Theย Portable Test and Stimulusย Standard (PSS) defines a specification to create abstract, easily-reusable representations of stimulus and test scenarios. When using PSS, a single description of the verification intent is defined and the tool generates reusable scenario-level stimuli retarget-able across simulation, emulation, and other verification targets. Using PSS creates higher quality tests, controls repetition and redundancy, and results in 10X faster achievement of target coverage.
This new standard will be introduced and shown how PSS can be used to generate scenario-level tests for SystemVerilog UVM, VHDL UVVM, and even C-based verification environments from a single abstract model.
Speaker: Stefan Bauer
is Application Engineer at Siemens EDA to support the European Distribution Channel in the digital design and verification area.
Before he joined Siemens EDA in 2014, he worked as a Verification Engineer at Ericsson and ST-Ericsson in Nuremberg where he verified components of an ASIC by using SystemVerilog OVM/UVM environments, Assertions and Code Coverage.
During his job as a working student and during his master thesis at Siemens Healthcare in Erlangen, he gathered his first experiences in the FPGA area.
With increasing complexity of electronic components in the safety critical domain a systematic approach of development planning and analysis of its progress during the life cycle of the application becomes more and more important. Application Life Cycle Management (ALM) is the buzzword that refers to the automation of processes in the applicationโs life cycle. As a central part of this ALM process, the product requirements need to be clearly traceable, from the creation through all development activities down to the results of verification, validation and test. This requirement tracking is the key for successful audits, to get the safety critical application certified for usage in the target product, which could be a medical, an automotive, an aerospace or railway application.
The presentation will provide an overview of the possibilities to manage requirements in Polarionยฎ, including the possible integration into the FPGA design and verification process.
Speaker: Hans-Jรผrgen Schwender
has a masters degree in electrical engineering. From 1991 until the end of 2001, he worked as an ASIC design engineer at Philips Kommunikationsindustrie and Lucent Technologies in Nuremberg and at Infineon Technologies in San Jose, CA, USA. He worked on the creation of specifications, the implementation in VHDL, verification on module and chip level as well as programming of ASIC Driver Software in C.
Mr. Schwender has been working at TRIAS Mikroelektronik since 2002 and, as the technical manager covers a large part of Siemens EDA’s products – with a focus on HDL design, verification and cable harness design products.
Functional safety is becoming ever more important and there are several standards in place which define how it is categorised and measured. If your customer requires compliance with one or more of these standards you will need to understand the various levels of functional safety and how they are measured. In this presentation we examine how functional safety is defined, how it is measured, and what steps you need to take to achieve certified compliance.
Speaker: Nigel Woolaway
received his bachelorโs degree in communications engineering from the University of Kent in 1981. He first became involved in EDA while at Standard Telephones and Cables in 1983, before moving to STMicroelectronics.ย He joined Siemens EDA in 1992 as technical leader of the ASIC Vendor Program in Europe. In 1995 he took on a similar role in Synopsys where he managed the European Semiconductor Vendor Program until 2004. Since 2005 he is the Co-President of Leading Edge, specialising in the introduction of new tools and methodologies to the EDA marketplace
Das Erreichen von Timingvorgaben von FPGA Designs kann eine sehr komplexe Aufgabe sein. Die Ergebnisse hรคngen von sehr vielen Parametern ab, die die Synthese und insbesondere auch Place and Route Ergebnisse beeinflussen. Die Kunst ist, die richtigen Einstellungen aller Parameter zu finden, um das optimale Timingergebnis zu bekommen. Bei einer so groรen Zahl von Parametern, die den Place and Route Vorgang steuern, ist ein hรคndischer Ansatz nicht zielfรผhrend.
Plunify haben mit ihrer Lรถsung InTime ein Hilfsmittel geschaffen, dass die Timingresultate analysiert und basierend auf in der Vergangenheit erzielten Timingergebnissen neue Einstellungen wรคhlt, um so das Timing weiter zu verbessern und auch die Ausfรผhrung von vielen Synthese- und P&R Lรคufen parallel ermรถglicht, um so Zeit zu gewinnen.
Der Vortrag stellt die Lรถsung InTime von Plunify vor und zeigt, welche Mรถglichkeiten zur automatisierten Timingoptimierung fรผr FPGA Designs bestehen.
Sprecher: Hans-Jรผrgen Schwender
ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in Nรผrnberg und bei Infineon Technologies in San Jose, CA, USA, als ASIC Design Ingenieur gearbeitet. Er beschรคftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und
Chipebene als auch mit Programmierung von ASIC Driver Software in C.
Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen Groรteil der Produkte von Siemens EDA ab – mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.
In den letzten Jahren haben FPGA Anbieter den FPGA DesignFlow revolutioniert und neue Architekturen eingefรผhrt, wรคhrend gleichzeitig die Anforderungen traditioneller und neuer FPGA Anwendungen berรผcksichtigt wurden. Gleichzeitig hat die Komplexitรคt von FPGAs ein beispielloses Ausmaร erreicht, wodurch die รผblichen EDA und Instrumentierungs Tools manchmal weniger relevant oder vรถllig รผberholt sind. In dieser Prรคsentation konzentrieren wir uns auf die Sichtbarkeit des FPGA als Schlรผsselmerkmal fรผr die Verbesserung von Design, รberprรผfung, Debug und sogar der รberwachung von FPGAs im Einsatz.
Sprecher: Frรฉdรฉric Leens
ist der CEO und Grรผnder von Exostiv Labs. Vor dem Start von Exostiv Labs in 2015 war Frederic CEO von Byte Paradigm, einer Firma, die er 2005 grรผndete, um Unternehmen Instrumentierungsprodukteย auf PC-Basis Board-Level bereitzustellen. Zuvor war er Projektleiter und Systemarchitekt bei Barco, dem Spezialisten fรผr Display- und Visualisierungstechnologien. Er leitete erfolgreich Kontinent รผbergreifende Teams fรผr Projekte im Bereich Elektronik, die Siliziumchip- und Software-Design umfassten.
Frรฉdรฉric verfรผgt รผber eine 20-jรคhrige Berufserfahrung in Branchen, die von Halbleitern รผber Bildverarbeitung und Medienรผbertragung bis hin zu Luftfahrt und Telekommunikation reichen.
Standards fรผr funktionale Sicherheit (z.B. ISO 26262 oder DO-254) fokussieren sich auf zwei Bereiche von mรถglichen Fehlern: Systematische Fehler und zufรคllig auftretende Hardware Fehler.
Die systematische Fehleranalyse stellt sicher, dass das Design einwandfrei nach den Vorgaben der Spezifikation funktioniert. Systematische Fehler kรถnnen z.B. durch unvollstรคndige oder falsch interpretierte Spezifikation oder durch fehlerhaften Designcode auftreten und sie kรถnnen durch den traditionellen Design- und Verifikationsansatzes gefunden und behoben werden.
Zufรคllig auftretende Fehler sind hardwarespezifisch. Jedes elektronische Gerรคt ist Stรถreinflรผssen von auรen, wie z.B. elektromagnetische Stรถrungen, ausgesetzt. Falls aufgrund von solchen Stรถreinflรผssen ein Fehler auftritt, dann muss die Hardware entweder in einen vordefinierten Sicherheitszustand schalten oder weiterhin sicher arbeiten.
Aber wie kann man solche zufรคllig auftretenden Hardware Fehler verifizieren?
In diesemย Vortrag ย wird Siemens EDAs einzigartige Lรถsung fรผr die Analyse von zufรคllig auftretenden Hardware Fehlern vorgestellt.
Sprecher: Stefan Bauer
ist Applikationsingenieur bei Siemens EDA und unterstรผtzt den europรคischen Distributionskanal im digitalen Design- und Verifikations-Bereich.
Bevor er 2014 zu Siemens EDA nach Mรผnchen kam, verifizierte er als Verifikationsingenieur bei Ericsson und ST-Ericsson in Nรผrnberg Komponenten eines ASICs. Hierbei wurden neben der Verifikationssprache SystemVerilog und der Methodik OVM/UVM auch Assertions und Code Coverage eingesetzt.
Seine ersten Erfahrungen im FPGA Bereich sammelte er bei seinem Werkstudentenjob und bei seiner Diplomarbeit bei Siemens Healthcare in Erlangen.
Der Portable Test and Stimulus Standard (PSS) definiert eine Spezifikation, um abstrakte und einfach wiederverwendbare Darstellungen von Stimulus- und Testszenarien zu erstellen. Bei der Verwendung von PSS wird eine einzige Beschreibung der Verifikationsabsicht definiert und das Tool generiert wiederverwendbare Stimuli auf Szenarioebene, die in Simulation, Emulation und anderen Verifikationsbereichen verwendet werden kรถnnen. Durch die Verwendung von PSS werden Tests mit hรถherer Qualitรคt erstellt, Wiederholungen und Redundanzen kontrolliert und die Testabdeckung um das Zehnfache schneller erreicht.
Dieser neue Standard wird vorgestellt und es wird gezeigt, ย wie PSS ausgehend von einem einzelnen abstrakten Modell bei Tests auf Systemebene fรผr SystemVerilog / UVM-, VHDL- und sogar C-basierte Verifikationsumgebungen eingesetzt werden kann.
Sprecher: Stefan Bauer
ist Applikationsingenieur bei Siemens EDA und unterstรผtzt den europรคischen Distributionskanal im digitalen Design- und Verifikations-Bereich.
Bevor er 2014 zu Siemens EDA nach Mรผnchen kam, verifizierte er als Verifikationsingenieur bei Ericsson und ST-Ericsson in Nรผrnberg Komponenten eines ASICs. Hierbei wurden neben der Verifikationssprache SystemVerilog und der Methodik OVM/UVM auch Assertions und Code Coverage eingesetzt.
Seine ersten Erfahrungen im FPGA Bereich sammelte er bei seinem Werkstudentenjob und bei seiner Diplomarbeit bei Siemens Healthcare in Erlangen.
Steigende Komplexitรคten von elektronischen Gerรคten, deren Anwendung in sicherheitskritischen Bereichen stattfindet, erfordern eine systematische Planung des Entwicklungszyklus und die Analyse zu jeder Zeit innerhalb des Lebenszyklus einer Anwendung. ย Application Lifcecycle Management (ALM) ist das Stichwort, mit dem man die Automatisierung von Ablรคufen im Lebenszyklus der Anwendungen beschreibt. Teil dieses ALM Prozesses ist die Mรถglichkeit, die Produkt-Requirements innerhalb des Entstehungs- und Entwicklungsprozesses durchgรคngig nachvollziehbar zu machen. Dieses Requirement Tracking ermรถglicht es, ein Requirement durch alle Ebenen der Dokumentation bis zur Implementierung und der Verifikation einer Produktkomponente nachzuverfolgen, so dass die Zertifizierung des Produktes fรผr eine Anwendung in Bereichen wie Medizintechnik, Automobil, Luftfahrt, Bahntechnik usw. stark vereinfacht wird.
Die Prรคsentation gibt einen รberblick รผber die Mรถglichkeiten des Requirement Managements in Polarionยฎ und die Mรถglichkeiten der Anbindung an den FPGA Entwicklungsprozess und der Verifikation.
Sprecher: Hans-Jรผrgen Schwender
ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in Nรผrnberg und bei Infineon Technologies in San Jose, CA, USA, als ASIC Design Ingenieur gearbeitet. Er beschรคftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und Chipebene als auch mit Programmierung von ASIC Driver Software in C.
Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen Groรteil der Produkte von Siemens EDA ab – mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.
Funktionale Sicherheit wird immer wichtiger. Es gibt verschiedene Standards, die definieren, wie diese Sicherheit kategorisiert und gemessen wird. Wenn Ihre Kunden die Erfรผllung einer oder mehrerer Normen fordern, mรผssen Sie die verschiedenen Ebenen der funktionalen Sicherheit kennen und wissen.
In diesem Vortrag untersuchen wir, wie funktionale Sicherheit definiert und gemessen wird und was Sie unternehmen mรผssen, um Ihr Zertifikat zu erhalten.
Sprecher: Nigel Woolaway
erwarb 1981 seinen Bachelor der Nachrichtentechnik an der University of Kent. Die erste Mitwirkung an EDA hatte er bei Standard Telephones and Cables im Jahr 1983, bevor er zu STMicroelectronics wechselte. Er kam 1992 als technischer Leiter des ASIC Vendor Program in Europa zu Siemens EDA. 1995 รผbernahm er eine รคhnliche Rolle bei Synopsys, wo er bis 2004 das European Semiconductor Vendor Program leitete. Seit 2005 ist er Vizeprรคsident von Leading Edge und ist spezialisiert auf die Einfรผhrung neuer Tools und Methoden auf dem EDA-Markt.
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