OneSpin Solutions provides certified IC integrity verification solutions for use across the entire System-on-Chip (SoC) design flow. These solutions assure that designs are functionally correct, safe and meet stringent safety compliance standards, trusted and secure.
Automated apps are increasingly critical to successful formal verification flows. These apps complement traditional formal techniques and help democratize this type of verification processes by automating and dramatically streamlining common verification tasks.
Solutions are divided into four categories:
Design Verification (DV)
Rigorous coverage-driven functional verification from block to chip, leveraging unique formal technology.
Equivalence Checking (EC)
Automatic detection of systematic design errors introduced by design refinement tools (e.g., synthesis) to exhaustively verify equivalence of RTL to synthesized netlist to final place & route (P&R).
Functional Safety
Safety analysis to meet the strict certification requirements of functional safety standards such as ISO 26262 for automotive, IEC 61508 for industrial, and DO-254 for avionics.
Trust and Security
Automatic detection of RTL Trojans and hardware vulnerabilities to adversary attacks.
Demo? – Make an Appointment with one of our Verification Experts
We want to help you to stay productive and meet your verification challenges. Simply make a no obligation appointment with one of our experienced application engineers. We are looking forward to learn about your requirements and give you a demo of our solutions.
Rigorous coverage-driven functional verification from block to chip, leveraging formal technology
OneSpin provides a complete formal-based solution for the verification of RTL designs from the IP and block level to complete systems-on-chip (SoCs), as well as verification of implementation in FPGA devices.
Source: OneSpinĀ® - A Siemens Business
SAFETY
Functional safety analysis to meet the requirements of ISO 26262, IEC 61508, DO-254 and other standards
OneSpinās Functional Safety Verification Solution provides automated functional safety analysis that enables an efficient, predictable path to standard compliance.
ISO 26262 | DO-254 | DO-330 | IEC 61508 | EN 50128
Source: OneSpinĀ® - A Siemens Business
TRUST & SECURITY
Automated detection of hardware Trojans and vulnerabilities to adversary attacks
Hardware assurance (HwA) is critical to build secure systems from the ground up. OneSpin takes a holistic approach to IC integrity, providing solutions that verify not only functional correctness and safety but also trust and security.
Source: OneSpinĀ® - A Siemens Business
HETEROGENEOUS COMPUTING
Thorough verification of complex SoC platforms used for 5G wireless, IoT, and AI applications
System-on-chip (SoC) designs have for some time included heterogeneous processors. Traditional CPUs have grown into multiprocessor subsystems while GPUs and other specialized compute engines have also resided on the same chip. But heterogeneous computing platforms take this architecture two steps further, by also including both FPGA-style programmable logic and software-programmable engines. These features greatly increase the flexibility available to users to implement their desired functionality in hardware, software, or a combination of both.
AUTOMOTIVE & INDUSTRIAL
Systematic bug elimination and metrics on proper handling of random errors in the field
Source: OneSpinĀ® - A Siemens Business
Industrial applications, most notably nuclear power plants, have many similar characteristics to the automotive domain. There is strong motivation to eliminate systematic errors, survive random errors, and thwart adversary attacks. Another common aspect to industrial and automotive applications is the presence of established standards such as ISO 26262 for automobiles and other road vehicles, EN 50128 for railways, and IEC 61508 for industrial safety systems.
ISO 26262 is a widely cited example of a standard with precise requirements that directly drive robust IC verification flows. It divides errors into systematic errors in the design and random errors in the field. OneSpinās Functional Reliability Solution leverages innovative formal technologies to span the full range of verification to eliminate systematic errors. The solution includes automatic checks in DV-Inspectā¢, automated formal analysis provided by multiple apps, and the full assertion-based verification capabilities of DV-Verifyā¢. The exhaustive nature of formal means that it is possible to prove exhaustively that a design meets its specification.
Once the RTL design has been fully verified, OneSpinās EC-ASICā¢ and EC-FPGAā¢ use formal equivalence checking to ensure that the implementation through synthesis and place-and-route does not alter design functionality.
RISC-V
Source: OneSpinĀ® - A Siemens Business
Quick and exhaustive verification and proof of compliance to instruction set architecture (ISA) with no gaps or inconsistencies
The OneSpin RISC-Vā¢ Integrity Verification Solution is the industryās first commercial tool suite to address the needs of both core providers and core integrators. It leverages OneSpinās advanced formal verification expertise for automotive and other high-integrity processor applications to exhaustively verify the implementation with minimal set up and runtime. The core of the solution is the formalization of the RISC-V ISA as a set of SystemVerilog Assertions (SVA) using the unique OneSpinĀ® Operational Assertion approach. Operational SVA enables high-level, non-overlapping assertions that capture end-to-end transactions and requirements in a concise, elegant way.
Rachid Laaris has a background in Microelectronics, physics and more than 20 years of EDA experience.
Rachid entered the Electronic Design Automation (EDA) in 1998 as an application engineer and continued his carreer to consultancy in signal integrity on behalf of European companies.
As part of the Cadlog team, he is dedicated to deliver productive engineering and HDL development solutions to customers via the best in class software and support for tomorows complex designs.
Alex has been at Saros for 3 years, focusing on the provision of HDL design tools and supporting our customers with the support infrastructure needed to ensure their successful adoption of HDL.
Alex obtained a Masters degree in Electrical and Electronic Engineering from Bath University, before moving into the defence industry and working on a number of high profile projects.
Saros mission is to offer world class solutions at an affordable price, with the expert technical support required to make our customers successful.
Neil Rattray is a Field Application Engineering Manager for Formal Verification products at Siemens EDA and has over 20 years of experience in EDA, supporting both design and verification flows. Neil runs a team of Formal Verification experts across Europe and leads by example so still remains highly technical, working closely with key customers.
Neilās deep technical knowledge came from working as both a designer and field application engineer. He started his career as a hardware design engineer but later moved to application engineering, supporting FPGA products, before ultimately making the leap to EDA. Neil cultivates strong relationships with Formal users and has a passion for driving their success with the superior level of support he provides.
Requirement Driven HW Design and Verification
Free download of English presentation
Team based requirement driven HW design and verification enable efficient design and verification process through focusing on:
What is needed (Requirements)
What should be done (Implementation)
Does it works (Verification)
This presentation will give an overview of different methods to integrate the requirement management platform Polarion ALM to streamline SoC verification with Questa.
Anforderungsgetriebener HW-Entwurf und Verifizierung
Kostenloser Download der PrƤsentation in Englisch.
Teambasierter, anforderungsgeriebener HW-Entwurf und āØ-Verifizierung ermƶglichen einen effizienten Entwurfs- und Verifizierungsprozess durch Konzentration auf:
Was wird benƶtigt? (Anforderungen)
Was sollte getan werden? (Implementierung)
Funktioniert es? (Verifikation)
Dieser Vortrag gibt einen Ćberblick Ć¼ber verschiedene Methoden zur Integration der Anforderungsmanagement-Plattform Polarion ALM zur Rationalisierung der SoC-Verifikation mit Questa.
Yehoshua has 30 yearsā experience in ASIC/FPGA design and verification. As area manager for InnoFour Scandinavia he is keen to bring high end design solutions capabilities to his customers.
Hans-JĆ¼rgen SchwenderĀ has a masters degree in electrical engineering. From 1991 until the end of 2001, he worked as an ASIC design engineer at Philips Kommunikationsindustrie and Lucent Technologies in Nuremberg and at Infineon Technologies in San Jose, CA, USA. He worked on the creation of specifications, the implementation in VHDL, verification on module and chip level as well as programming of ASIC Driver Software in C.
Mr. Schwender has been working at TRIAS mikroelektronik GmbH since 2002 and, as the technical manager covers a large part of Siemens EDA’s products – with a focus on HDL design, verification and cable harness design products.
FaĆÆƧal Chtourou is an European application engineer at Siemens EDA, specialized in Digital functional verification tools and methodology.
His background includes 10+ years of experience verifying complex SOC in various markets (HPC, Automotive, Flash memory); he has a strong interest in flow automation and RTL quality improvement. FaĆÆƧal holds an MS degree in Microelectronics and Telecommunication from Polytech Marseille, France.
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Functional correctness of FPGA synthesis from RTL code to final netlist
Systematische Designfehler, die durch automatisierte Design-Verfeinerungswerkzeuge wie Synthese eingefĆ¼hrt werden, kƶnnen schwer zu erkennen und schƤdlich sein, wenn sie in das endgĆ¼ltige GerƤt gelangen. Die formale ĆquivalenzprĆ¼fung wird seit vielen Jahren fĆ¼r ASIC-EntwurfsablƤufe verwendet. Da FPGAs immer grƶĆere und kritische Systemkomponenten werden, ist eine umfassende ĆberprĆ¼fung der funktionalen Ćquivalenz des Register Transfer Level (RTL)-Codes mit synthetisierten Netzlisten und den endgĆ¼ltig platzierten und gerouteten FPGA-Designs obligatorisch
Sprecher: Neil Rattray, OneSpin: A Siemens Business
Neil Rattray ist Senior Field Application Engineer bei OneSpin: A Siemens Business, und verfĆ¼gt Ć¼ber mehr als 20 Jahre Erfahrung im Bereich EDA und unterstĆ¼tzt sowohl Design- als auch VerifikationsablƤufe. Neil kam 2016 zum OneSpin-Team und arbeitet eng mit SchlĆ¼sselkunden zusammen.
Neil verfĆ¼gt Ć¼ber fundiertes technisches Wissen aus seiner Arbeit als Designer und Anwendungstechniker. Er begann seine Karriere als Hardwaredesigner, wechselte aber spƤter in die Anwendungstechnik und unterstĆ¼tzte FPGA-Produkte, bevor er schlieĆlich den Sprung zu EDA schaffte. Neils breite Erfahrung ermƶglicht es ihm, die formale Verifizierung effizient und durchdacht in den Designteams seiner Kunden anzuwenden. Er pflegt starke Beziehungen zu OneSpin 360ā¢-Benutzern und hat eine Leidenschaft dafĆ¼r, deren Erfolg mit seinem hervorragenden Support voranzutreiben.
Neil hat einen Bachelor of Engineering in Elektrotechnik vom Queen Mary College, University of London. Wenn er nicht mit Kunden zusammenarbeitet, widmet er seine Zeit der Familie, dem Sport und seinen vielen Projekten aus Holz. Neil lebt in den Niederlanden.
Functional correctness of FPGA synthesis from RTL code to final netlist
Systematic design errors, introduced by automated design refinement tools, such as synthesis, can be hard to detect, and damaging if they make it into the final device. Formal equivalence checking has been used for ASIC design flows for many years. As FPGAs become bigger and critical system components, exhaustively verifying the functional equivalence of Register Transfer Level (RTL) code to synthesized netlists and the final placed & routed FPGA designs is mandatory.
Speaker: Neil Rattray, OneSpin: A Siemens Business
Neil Rattray is Senior Field Application Engineer at OneSpin: A Siemens Business andĀ has over 20 years of experience in EDA, supporting both design and verification flows. Neil joined the OneSpin team in 2016 and works closely with key customers.
Neil has deep technical knowledge from working as both a designer and field application engineer. He started his career as a hardware design engineer but later moved to application engineering, supporting FPGA products, before ultimately making the leap to EDA. Neilās breadth of experience enables him to apply formal verification efficiently and thoughtfully within his customersā design teams. He cultivates strong relationships with OneSpin 360ā¢ users and has a passion for driving their success with the superior level of support he provides.Ā
Neil holds a Bachelor of Engineering degree in Electronic Engineering from Queen Mary College, University of London. When not working with customers, he devotes his time to family, sports, and his many woodworking projects. He is based in the Netherlands.
VHDL testbench Randomisation ā Great for better Quality
Randomization is very useful, but also very important for modern testbenches. Unfortunately, designers do not use it enough.
This presentation will show how simple it is to apply randomisation in an efficient way using the new Enhanced and Optimised Randomisation in UVVM.
As for UVVM in general, this new functionality is also free and open-source, and the readability of the syntax is really unique
Speaker: Espen Tallaksen, EmLogic AS
Espen Tallaksen CEO, Co-founder and Principal FPGA designer at EmLogic, the new andĀ rapidly growing Norwegian Embedded Systems & FPGA Design Centre. He has more than 30 years international experience of FPGA and ASIC development and verification, for example through work at Philips Semiconductors (NXP) in ZĆ¼rich (Switzerland).
His main focus during the past 20 years has been methodology, efficiency and quality improvement for FPGA and ASIC projects, which resulted in the UVVM verification platform, which is now used worldwide. Espen is well known through his tutorials and talks, for example at FPGA Conference Europe in Germany.
EfinixĀ® Titanium ā The Low Power FPGA with a growing Feature Set
Efinixā first FPGA family Trion is in full production and well received in the markets worldwide. Trion ranges from very small, very low power densities to low power, mid-range FPGAs. Some density devices offer hardened IP for common requirements such as MIPI CSI-2 Controllers and DDR3 Memory Controller. The latest Efinix FPGA family, Titanium, is fabricated on a 16 nm process, delivering low power, high performance and small physical size. Like Trion the Titanium Family also adds more hardened features delivering increased functionality and performance in the higher density family members.
The presentation will quickly go over the history of Efinix, the basic philosophy and differentiation. We will cover Titaniumās hardware architecture and how it combines Soft- and Hard-IP to address a wide range of applications. The feature sets of Titanium family members will be covered along with their target markets. Finally, we will cover the latest news from the Titanium family and available hard and soft IP as well as tools and software.
Speaker: Joachim MĆ¼ller, Efinix Inc
Upon graduating at TU Braunschweig in 1989, Joachim MĆ¼ller held positions in ASIC development, sales and marketing, before joining Lattice Semiconductor in October 2000 as Senior FAE. Since October 2021 he is in charge of Field Application, Europe, for Efinix Inc.
Python, the alternative to your HDL testbench
Constrained randomization and functional coverage have recently become crucial elements for successful verification of FPGA and ASIC design.
SystemVerilog and UVM framework is the de-facto standard for verification. Still, due to aĀ high learning time/benefit ratio, many users preferred to look into other alternatives such as UVVM/OSVM.
Lately, Python has emerged as a third option, and it is gaining interest for its obvious advantages (easy language, big community, extensive library ā¦)
The purpose of this presentation is to show you how we can build a high-quality reusable verification environment using Python Libraries/Framework.
Speaker: FaĆÆƧal Chtourou, Siemens EDAāØ
FaĆÆƧal Chtourou is a European application engineer at Siemens EDA, specialized in Digital functional verification tools and methodology. His background includes 10+ years of experience verifying complex SOC in various markets (HPC, Automotive, Flash memory ); he has a strong interest in flow automation and RTL quality improvement.
FaĆÆƧal holds an MS degree in Microelectronics and Telecommunication from Polytech Marseille, France
What Formal Verification is about
With FPGA technology evolving rapidly, more and more functionality is being implemented in FPGAs, increasing the complexity of FPGA designs. More functionality also means it becomes harder and harder, to verify this functionality in the limited time available in the design and verification process.
With traditional verification approaches based on simulation a complete verification of such systems is hard to achieve, since there is never enough time to simulate everything possible. Formal approaches that can help find more bugs, that are likely of being missed in the design with simulation, have been available for many years.
This presentation gives an introduction as to formal verification, what different types of formal verification exist and what they do. The limitations of verification by simulation and by formal approach will be discussed.
Many problems can be found with automatic formal checks and as an example for an automatic formal solution, Questa Formal Autocheck will be introduced. It will be shown what kind of problems can be found in a design, without the need for knowledge about property descriptions, and how this can be added to the overall verification flow
Speaker: Hans-JĆ¼rgen Schwender, TRIAS mikrolektronik
Hans-JĆ¼rgen Schwender has a masters degree in electrical engineering. From 1991 until the end of 2001, he worked as an ASIC design engineer at Philips Kommunikationsindustrie and Lucent Technologies in Nuremberg and at Infineon Technologies in San Jose, CA, USA. He worked on the creation of specifications, the implementation in VHDL, verification on module and chip level as well as programming of ASIC Driver Software in C.
Mr. Schwender has been working at TRIAS Mikroelektronik since 2002 and, as the technical manager covers a large part of Siemens EDAās products ā with a focus on HDL design, verification and cable harness design products.
Randomisierung ist fĆ¼r moderne Testbenches sehr nĆ¼tzlich, aber auch sehr wichtig. Leider wird es von Designern zu wenig genutzt.
Diese PrƤsentation zeigt, wie einfach es ist, die Randomisierung effizient anzuwenden, mithilfe der neuen erweiterten und optimierten Randomisierung in UVVMĀ .
Wie fĆ¼r UVVM im Allgemeinen ist auch diese neue FunktionalitƤt kostenlos und Open-Source, und die Lesbarkeit der Syntax ist wirklich einzigartig.
Sprecher: Espen Tallaksen, EmLogic AS
Espen Tallaksen ist CEO, MitbegrĆ¼nder und Principal FPGA Designer von EmLogic, des neuen, und schnell wachsensen Embedded Systems und FPGA Design Centres in Norwegen. Er graduierte an der UniversitƤt von Glasgow (Schottland) und hat mittlerweile mehr als 30 Jahre Erfahrung in FPGA- und ASIC Entwicklung / Verifikation u.a. bei Philips Semiconductors in der Schweiz.
WƤhrend der letzten 20 Jahre hat er sich sehr stark mit Methodiken, Effizienz- und QualitƤtsverbesserungen fĆ¼r FPGA- und ASIC Projekte beschƤftigt. Das Ergebnis, die UVVM Verifikationsplattform, wird mittlerweile weltweit eingesetzt.
Er hƤlt viele VortrƤge und Tutorials Ć¼ber unterschiedliche technische Aspekte der FPGA Entwicklung und -Verifikation, unter anderem auf der FPGA Conference Europe in Deutschland.
What Formal Verification is about
Da sich die FPGA-Technologie schnell weiterentwickelt, werden immer mehr Funktionen in FPGAs implementiert, was die KomplexitƤt von FPGA-Designs erhƶht. Mehr FunktionalitƤt bedeutet auch, dass es immer schwieriger wird, diese FunktionalitƤt in der begrenzten Zeit, die im Design- und Verifizierungsprozess zur VerfĆ¼gung steht, zu verifizieren.
Mit traditionellen, auf Simulation basierenden VerifikationsansƤtzen ist eine vollstƤndige Verifikation solcher Systeme schwer zu erreichen, da nie genug Zeit bleibt, um alle Mƶglichkeiten zu simulieren. Formale AnsƤtze, die dabei helfen kƶnnen, mehr Fehler zu finden, die beim der Simulation wahrscheinlich Ć¼bersehen werden, sind seit vielen Jahren bekannt.
Diese PrƤsentation gibt eine EinfĆ¼hrung in die formale Verifikation, welche verschiedenen Arten der formalen Verifikation existieren und was sie bewirken. Die Grenzen der Verifikation durch Simulation und durch formalen Ansatz werden ebenfalls diskutiert.
Viele Probleme kƶnnen mit automatischen formalen Analysen gefunden werden, und als Beispiel fĆ¼r eine automatische formale Lƶsung wird Questa Formal Autocheck vorgestellt. Es wird gezeigt, welche Art von Problemen in einem Design gefunden werden kƶnnen, ohne dass Kenntnisse Ć¼ber die Formulierung von Property AusdrĆ¼cken erforderlich sind, und wie dies in den gesamten Verifikationsflow passt.
Sprecher: Hans-JĆ¼rgen Schwender, TRIAS mikrolektronik
Hans-JĆ¼rgen Schwender ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in NĆ¼rnberg und bei Infineon Technologies in San Jose, CA, USA, als ASIC Design Ingenieur gearbeitet. Er beschƤftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und Chipebene als auch mit Programmierung von ASIC Driver Software in C.
Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen GroĆteil der Produkte von Siemens EDA ab ā mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.
Python, the alternative to your HDL testbench
Constrained Randomization und Functional Coverage sind in letzter Zeit zu entscheidenden Elementen fĆ¼r die erfolgreiche Verifizierung des FPGA- und ASIC-Designs geworden.
Das SystemVerilog- und UVM-Framework ist der De-facto-Standard fĆ¼r die Verifizierung. Aufgrund des hohen Lernzeit-Nutzen-VerhƤltnisses zogen es viele Benutzer jedoch vor, sich nach anderen Alternativen wie UVVM/OSVM umzusehen.
In letzter Zeit ist Python als dritte Option aufgetaucht und gewinnt wegen seiner offensichtlichen Vorteile (einfache Sprache, groĆe Community, umfangreiche Bibliothek ā¦) an Interesse.
Der Zweck dieser PrƤsentation ist es, Ihnen zu zeigen, wie wir mit Python Libraries/Framework eine qualitativ hochwertige, wiederverwendbare Verifizierungsumgebung erstellen kƶnnen.
Sprecher: FaĆÆƧal Chtourou, Siemens EDAāØ
FaĆÆƧal Chtourou ist ein europƤischer Anwendungsingenieur bei Siemens EDA, er ist auf Tools und Methoden zur digitalen funktionalen Verifikation spezialisiert. Sein Hintergrund umfasst mehr als 10 Jahre Erfahrung in der Verifizierung komplexer SOC in verschiedenen MƤrkten (HPC, Automotive, Flash-Speicher); Er hat ein starkes Interesse an Ablaufautomatisierung und RTL-QualitƤtsverbesserung.
FaĆÆƧal hat einen MS-Abschluss in Mikroelektronik und Telekommunikation von der Polytech Marseille, Frankreich.
EfinixĀ® Titanium ā The Low Power FPGA with a growing Feature Set
Trion, die erste FPGA-Familie von Efinix,, befindet sich in voller Produktion und wird von den MƤrkten weltweit gut angenommen. Trion reicht von sehr kleinen Low-Power Typen bis zu Low-Power-Mid-Range-FPGAs. Einige Typen bieten Hard-IP fĆ¼r hƤufige Anforderungen wie zum Beispiel MIPI CSI-2-Controller oder DDR3- Memory Controller. Titanium, die neueste FPGA-Familie von Efinix, wird in einem 16-nm-Prozess hergestellt und bietet geringen Stromverbrauch, hohe Performance und kleine BaugrƶĆe. Ćhnlich wie Trion bietet auch die Titanium-Familie bei grƶĆerer Logik-Dichte mehr fest integrierte Funktionen und hƶhere Performance.
Die PrƤsentation geht kurz auf die Geschichte von Efinix, die Grundphilosophie und Differenzierung ein. Der Hauptteil behandelt die Hardwarearchitektur von Titanium und wie Soft- und Hard-IP kombiniert werden, um eine breite Palette von Anwendungen zu adressieren. Der Funktionsumfang der Titanium-Typen wird im Hinblick auf Ihre ZielmƤrkten betrachtet. AbschlieĆend prƤsentieren wir die neuesten Nachrichten zur Titanium-Familie und den verfĆ¼gbaren Funktionen in Hard-IP, Soft-IP, Tools und Software.
Sprecher: Joachim MĆ¼ller, Efinix Inc
Nach seinem Abschluss an der TU Braunschweig im Jahr 1989 hatte Joachim MĆ¼ller verschiedene Positionen in ASIC-Entwicklung, Vertrieb und Marketing inne, bevor er im Oktober 2000 als Senior FAE zu Lattice Semiconductor kam. Seit Oktober 2021 ist er fĆ¼r den Bereich Field Application, Europe, fĆ¼r Efinix Inc. verantwortlich.
UVVM ā Brand new features from the world’s #1 VHDL Verification Methodology
Eine gute Verifikationsmethodik kƶnnte die FPGA- und ASIC-Entwicklungszeit erheblich verkĆ¼rzen. UVVM erleichtert dies durch die bereitgestellte Testbench-Infrastruktur, die Architektur, die BFMs und die VVCs. In dieser PrƤsentation werden diese Vorteile kurz erwƤhnt, der Schwerpunkt liegt jedoch auf brandneuen Funktionen, die in KĆ¼rze verƶffentlicht werden.
Diese FunktionalitƤt wird im aktuellen ESA-UVVM-Projekt entwickelt und wurde bisher in keiner frĆ¼heren UVVM-PrƤsentation erwƤhnt.
Sprecher: Espen Tallaksenā EmLogic Espen Tallaksen ist CEO, MitbegrĆ¼nder und Principal FPGA Designer von EmLogic, des neuen, und schnell wachsensen Embedded Systems und FPGA Design Centres in Norwegen. Er graduierte an der UniversitƤt von Glasgow (Schottland) und hat mittlerweile mehr als 30 Jahre Erfahrung in FPGA- und ASIC Entwicklung / Verifikation u.a. bei Philips Semiconductors in der Schweiz.
WƤhrend der letzten 20 Jahre er sich sehr stark mit Methodiken, Effizienz- und QualitƤtsverbesserungen fĆ¼r FPGA- und ASIC Projekte beschƤftigt. Das Ergebnis, die UVVM Verifikationsplattform, wird mittlerweile weltweit eingesetzt.
Er hƤlt viele VortrƤge und Tutorials Ć¼ber unterschiedliche technische Aspekte der FPGA Entwicklung und -Verifikation, unter anderem auf der FPGA Conference Europe in Deutschland.
UVVM ā Brand new features from the world’s #1 VHDL Verification Methodology
A good verification methodology could significantly reduce FPGA and ASIC development time. UVVM is making this much easier through the provided Testbench Infrastructure, the architecture, the BFMs and the VVCs. This presentation will briefly mention these benefits but will focus on brand new functionality to be released very soon.
This functionality is being developed in the current ESA UVVM project and has so far not been mentioned in any previous UVVM presentation.
Speaker: Espen Tallaksenā EmLogic AS Espen Tallaksen CEO, Co-founder and Principal FPGA designer at EmLogic, the new andĀ rapidly growing Norwegian Embedded Systems & FPGA Design Centre. He has more than 30 years international experience of FPGA and ASIC development and verification, for example through work at Philips Semiconductors (NXP) in ZĆ¼rich (Switzerland).
His main focus during the past 20 years has been methodology, efficiency and quality improvement for FPGA and ASIC projects, which resulted in the UVVM verification platform, which is now used worldwide. Espen is well known through his tutorials and talks, for example at FPGA Conference Europe in Germany.
Functional FPGA design verification by using real input data as simulation stimulus in ModelSim
For functional verification of FPGA designs, it is preferred to use a generator to produce stimulus input data. This data is fed into the simulation of the design to verify its behavior according to the underlying specification.Ā
A difficulty in this process, which should not be underestimated, can be the development of a model for a sufficient stimulus generator to achieve an acceptable level of verification. This quickly leads to complicated model-based versions with sophisticated random models.Ā
To address this difficulty, this talk discusses the use of a previously collected dataset of real input data to avoid a stimulus generator. How this approach can be implemented in ModelSim in an appropriate way and which effort has to be taken into account is shown by a concrete application example from signal processing with SuperSampleRate-IIR filters (digital filters, which process more than one sample per clock cycle).
Speaker: Dr. Markus JƤger, SciCaTec Dr. Markus JƤger is System Architect for embedded and electronic systems. His special fields are the digital circuitry and algorithmic in FPGAs, SoCs and GPUs for Signal, Video, Image Processing and Computer Vision applications. In this function and as a developer for FPGA SoC designs and embedded software, he is involved in the international development of innovative electronic systems for industry and science.Ā
As founder of the company SciCaTec he is working as System Architect and FPGA SoC developer in high-performance Signal, Video and Image Processing in the automotive as well as industrial area. The focus is thereby on the development and implementation of specific algorithms in FPGA SoC technology.
FPGAs and Cloud ā Two Sides of the Same Coin
According to Forrester Research, more than 60% of todayās cloud-users did not meet goals for both migration- and run-costs on their cloud-based deployment. Ā
For your consideration: the development of High-Performance Computing and Verification Server farm data centers have unintentionally followed the development of FPGA architectures.Ā Real benefits from cloud-based workflows are only available if we apply lessons learned and practiced by FPGA teams who already understand how to exploit complex heterogeneous computing architectures.Ā Ā
On-premises datacenters cannot provide the distinct unique configurations at scale that cloud-based verification workflows can offer within their huge variety of compute servers, memory, IO, storage, and services choices.Ā Weāll see how realizing those advantages requires the same mindset of todayās complex FPGA project teams to define and implement the Goldilocks zone configuration for each cloud-based workflow to minimize high cloud costs and to maximize productivity. Ā
Speaker: David Lidrbauch, Siemens EDA (frĆ¼her Mentor Graphics) David Lidrbauch earned his Bachelor of Science in Electrical Engineering and Applied Physics at Case Western Reserve University. He began his career as a hardware design engineer pushing new technology for high-speed data interfaces and high-reliability industrial communications.Ā As Solutions Manager for Digital Verification Technology at Siemens EDA, David uses his decades of experience in design and verification hardware and software for ASIC, FPGA, and DSP solutions to drive new verification workflows. In rare spare hours, Dave keeps old stick-shift Saabs road-worthy and is restoring an old sailboat for long-distance cruising.Ā
Why is CDC Verification for FPGA Designs important
FPGA Designs have become very complex today, most FPGA Designs could be considered SystemāÆOnāÆChip Designs because they contain multiple complex system components with different protocol interfaces like AMBA, PCIe, Ethernet, USB, just to name a few of the most popular ones. The complexity itself is already a challenge for verification in a fully synchronous design. But the multitude of interfaces in todayās applications implies multiple, asynchronous clock domains. There are well known techniques how to get data safely from one clock domain to the other. But how can verification show that the clock domain crossings (CDC) have been designed such that data can cross them unchanged? This question needs to be answered especially in safety critical application as regular verification by simulation canāt show this.
Speaker: Hans-JĆ¼rgen Schwender, TRIAS mikrolektronik has a masters degree in electrical engineering. From 1991 until the end of 2001, he worked as an ASIC design engineer at Philips Kommunikationsindustrie and Lucent Technologies in Nuremberg and at Infineon Technologies in San Jose, CA, USA. He worked on the creation of specifications, the implementation in VHDL, verification on module and chip level as well as programming of ASIC Driver Software in C.
Mr. Schwender has been working at TRIAS Mikroelektronik since 2002 and, as the technical manager covers a large part of Siemens EDAās products ā with a focus on HDL design, verification and cable harness design products.
Whatās next for the Lattice Nexus platform
In 2019, Lattice Semiconductor revolutionized the FPGA industry with introduction of it Lattice Nexusā¢ platform. The first platform developed using the companyās platform-based design approach, Nexus combines Lattice engineering advancements with 28nm FD-SOI technology to deliver class-leading low power consumption, reliability, system bandwidth, and small form factor for small, low power FPGAs. Since then, the company has delivered three FPGA device families based on the Nexus platform ā CrossLink-NX for embedded vision and processing, Certus-NX for a wide array of applications, and Mach-NX for next generation, cyber-resilient systems. Ā
In this presentation, weāll discuss whatās next for the Lattice Nexus platform.
Speaker: Eugen Krassin, LEC2 Eugen Krassin immigrated to the Federal Republic of Germany at the age of 12. After graduating from secondary school, the second course of education and the subsequent Abitur, he studied Technical Informatics at the University of Stuttgart. After graduation, he worked as an ASIC developer at an avionics and guidance company Ā before working as a freelance consultant for the development and use of FPGAs. In 1995 he and his wife founded the engineering firm PLC2, which in the following years was to become the nucleus of the PLC2 Group. In 2017 he handed over the overall responsibility of the PLC2 group to his successors. In 2018 he founded Krassin Consulting GmbH, which focuses on the establishment of a Lattice training center.
Functional FPGA design verification by using real input data as simulation stimulus in ModelSim
FĆ¼r die funktionale Verifikation von FPGA-Designs wird bevorzugt ein Generator verwendet, der Stimulus-Eingangsdaten erzeugt. Diese Daten werden in die Simulation des Designs eingespeist, um deren Verhalten gemĆ¤Ć der zugrunde liegenden Spezifikation zu verifizieren.Ā
Eine nicht zu unterschƤtzende Schwierigkeit in diesem Prozess kann die Entwicklung eines Modells fĆ¼r einen ausreichenden Stimulus-Generator sein, um einen akzeptablen Grad der Verifikation zu erreichen. Dies fĆ¼hrt schnell zu komplizierten modellbasierten Versionen mit anspruchsvollen Zufallsmodellen.Ā
Um dieser Schwierigkeit zu begegnen, wird in diesem Vortrag die Verwendung eines zuvor gesammelten Datensatzes realer Eingabedaten zur Vermeidung eines Stimulus-Generators diskutiert. Wie dieser Ansatz in ModelSim sinnvoll umgesetzt werden kann und welcher Aufwand dabei zu berĆ¼cksichtigen ist, wird anhand eines konkreten Anwendungsbeispiels aus der Signalverarbeitung mit SuperSampleRate-IIR-Filtern (digitale Filter, welche mehr als ein Sample pro Taktzyklus verarbeiten) gezeigt.Ā
Sprecher: Dr. Markus JƤger, SciCaTec Dr. Markus JƤger ist Systemarchitekt fĆ¼r eingebettete und elektronische Systeme. Seine Spezialgebiete sind die digitale Schaltungstechnik und Algorithmik in FPGAs, SoCs und GPUs fĆ¼r Signal-, Video-, Bildverarbeitungs- und Computer Vision Anwendungen. In dieser Funktion und als FPGA-SoC- und Embedded-Software-Entwickler begleitet er die Entwicklung innovativer Mess- und Gesamtsysteme fĆ¼r Industrie und Wissenschaft im internationalen Bereich.Ā
Als GrĆ¼nder der Firma SciCaTec beschƤftigt ihn als Systemarchitekt und FPGA-SoC-Entwickler die performante Signal-, Video- und Bildverarbeitung im Automotive- sowie Industriebereich. Der Schwerpunkt liegt dabei auf der Entwicklung und Implementierung spezifischer Algorithmen in FPGA-SoC-Technologie.
FPGAs and Cloud ā Two Sides of the Same Coin
Laut Forrester Research haben mehr als 60 % der heutigen Cloud-Benutzer die Ziele, sowohl hinsichtlich der Migrations- als auch der Betriebskosten, ihrer Cloud-basierten Bereitstellung nicht erreicht.Ā
Zu Ihrer Ćberlegung: Die Entwicklung von High-Performance Computing und Verification Server Farm-Rechenzentren folgte unbeabsichtigt der Entwicklung von FPGA-Architekturen. Wirkliche Vorteile aus der Nutzung von Cloud-basierten Workflows ergeben sich nur, wenn wir die Erfahrungen von FPGA-Teams, die bereits wissen, wie man komplexe heterogene Computing-Architekturen ausnutzt, anwenden.Ā
On-Premise-Rechenzentren kƶnnen nicht die einzigartigen Konfigurationen in groĆem MaĆstab bereitstellen, die Cloud-basierte Verifizierungsworkflows innerhalb ihrer groĆen Auswahl an Rechenservern, Arbeitsspeicher, E/A, Speicher und Diensten bieten kƶnnen. Wir werden sehen, wie die Realisierung dieser Vorteile die gleiche Denkweise der heutigen komplexen FPGA-Projektteams erfordert, um die ideale Zonenkonfiguration fĆ¼r jeden Cloud-basierten Workflow zu definieren und zu implementieren, um hohe Cloud-Kosten zu minimieren und die ProduktivitƤt zu maximieren.
Sprecher: David Lidrbauch, Siemens EDA (frĆ¼her Mentor Graphics)āØ
David Lidrbauch erwarb seinen Bachelor of Science in Elektrotechnik und angewandter Physik an der Case Western Reserve University in den USA. Er begann seine Karriere als Hardware-Design-Ingenieur und fƶrderte neue Technologien fĆ¼r Hochgeschwindigkeits-Datenschnittstellen und hochzuverlƤssige industrielle Kommunikation. Als Solutions Manager fĆ¼r Digital Verification Technology bei Siemens EDA nutzt David seine jahrzehntelange Erfahrung in Design und Verifikationshardware und -software fĆ¼r ASIC-, FPGA- und DSP-Lƶsungen, um neue Verifikationworkflows voranzutreiben. In seltenen freien Stunden hƤlt Dave alte Saab Schaltwagen straĆentauglich und restauriert ein altes Segelboot fĆ¼r Langstreckenfahrten.
Why is CDC Verification for FPGA Designs important
FPGA-Designs sind heute sehr komplex geworden, die meisten FPGA-Designs kƶnnen als System-On-Chip-Designs bezeichnet werden, da sie mehrere komplexe Systemkomponenten mit unterschiedlichen Protokollschnittstellen wie AMBA, PCIe, Ethernet, USB enthalten, um nur einige der beliebtesten zu nennen. Die KomplexitƤt selbst ist bereits eine Herausforderung fĆ¼r die Verifikation in einem vollstƤndig synchronen Design. Aber die Vielzahl von Schnittstellen in heutigen Anwendungen impliziert mehrere, asynchrone Clock Domains. Es gibt wohlbekannte Techniken, um Daten sicher von einer Clock Domain in die andere zu bringen. Aber wie kann die Verifikation zeigen, dass die Clock Domain Crossings (CDC) so ausgelegt sind, dass Daten sie unverƤndert durchqueren kƶnnen? Diese Frage muss insbesondere bei sicherheitskritischen Anwendungen beantwortet werden, da eine regelmƤĆige ĆberprĆ¼fung durch Simulation dies nicht zeigen kann.
Sprecher: Hans-JĆ¼rgen Schwender, TRIAS mikrolektronik ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in NĆ¼rnberg und bei Infineon Technologies in San Jose, CA, USA, als ASIC Design Ingenieur gearbeitet. Er beschƤftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und Chipebene als auch mit Programmierung von ASIC Driver Software in C.
Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen GroĆteil der Produkte von Siemens EDA ab ā mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.
Whatās next for the Lattice Nexus platform
Im Jahr 2019 revolutionierte Lattice Semiconductor mit der EinfĆ¼hrung der Lattice Nexus ā¢ -Plattform die FPGA Industrie. Nexus ist die erste Plattform, die unter Verwendung des plattformbasierten Designansatzes des Unternehmens entwickelt wurde. Sie kombiniert die technischen Fortschritte von Lattice mit der 28-nm-FD-SOI-Technologie, um erstklassigen niedrigen Stromverbrauch, ZuverlƤssigkeit, Systembandbreite und kleinen Formfaktor fĆ¼r kleine FPGAs mit geringem Stromverbrauch zu liefern. Seitdem hat das Unternehmen drei FPGA-GerƤtefamilien geliefert, die auf der Nexus-Plattform basieren – CrossLink-NX fĆ¼r Embedded Vision und Verarbeitung, Certus-NX fĆ¼r eine breite Palette von Anwendungen und Mach-NX fĆ¼r Cyber-resiliente Systeme der nƤchsten Generation.
In dieser PrƤsentation werden Sie erfahren, wie es mit der Lattice Nexus-Plattform weitergeht.
Sprecher: Eugen Krassin, LEC2
Eugen Krassin kam im Alter von 12 Jahren in die Bundesrepublik Deutschland . Nach Verlassen der weiterfĆ¼hrenden Schule, dem zweiten Bildungsweg und anschlieĆendem Abitur studierte er an der UniversitƤt Stuttgart Technische Informatik. Nach seinem Abschluss arbeitete er als ASIC-Entwickler bei einem Avionik- und Beratungsunternehmen, bevor er als freiberuflicher Berater fĆ¼r die Entwicklung und Verwendung von FPGAs arbeitete. 1995 grĆ¼ndeten er und seine Frau das IngenieurbĆ¼ro PLC2, das in den folgenden Jahren zum Kern der PLC2-Gruppe werden sollte. 2017 Ć¼bergab er die Gesamtverantwortung der PLC2-Gruppe an seine Nachfolger. 2018 grĆ¼ndete er die Krassin Consulting GmbH, die sich auf die Einrichtung eines Lattice Trainingszentrums konzentriert.
FPGA Verification Trends, Challenges, and Solutions
This presentation discusses the latest Field-Programmable Gate Array (FPGA) functional verification trends based on the recently completed 2020 Wilson Research Group industry study. The findings from this world-wide study provide invaluable insight into the state of todayās FPGA market in terms of both design and verification trends. To address the challenges identified in this study, a variety of easy to adopt advanced verification solutions will be presented, and a practical roadmap provided on how to mature your projectās verification maturity.
Speaker: Harry Foster is Chief Scientist Verification for the Design Verification Technology Division of Siemens EDA, A Siemens Business; and is the Co-Founder and Executive Editor for the Verification Academy. He holds multiple patents in verification and has co-authored six books on verification. Harry was the 2006 recipient of the Accellera Technical Excellence Award for his contributions to developing industry standards, and was the original creator of the Accellera Open Verification Library (OVL) standard.
Speaker: Stefan Bauer is Application Engineer at Siemens EDA to support the European Distribution Channel in the digital design and verification area.
Before he joined Siemens EDA in 2014, he worked as a Verification Engineer at Ericsson and ST-Ericsson in Nuremberg where he verified components of an ASIC by using SystemVerilog OVM/UVM environments, Assertions and Code Coverage.
During his job as a working student and during his master thesis at Siemens Healthcare in Erlangen, he gathered his first experiences in the FPGA area.
FPGA Verification Trends, Challenges, and Solutions
In diesem Vortrag werden die neuesten Trends bei der funktionalen Verifikation von FPGAs (Field-Programmable Gate Array) auf der Grundlage der kĆ¼rzlich abgeschlossenen Industriestudie 2020 der Wilson Research Group erƶrtert. Die Ergebnisse dieser weltweiten Studie bieten einen unschƤtzbaren Einblick in den Zustand des heutigen FPGA-Marktes sowohl in Bezug auf Design- als auch auf Verifikationstrends. Zur BewƤltigung der in dieser Studie identifizierten Herausforderungen wird eine Vielzahl von einfach zu Ć¼bernehmenden, fortschrittlichen Verifikationslƶsungen vorgestellt und ein praktischer Fahrplan zur VerfĆ¼gung gestellt, wie die Verifikationsreife Ihres Projekts erreicht werden kann.
Sprecher: Harry Foster ist Chief Scientist Verification der Division Design Verification Technology von Siemens EDA, A Siemens Business. Zudem ist er MitbegrĆ¼nder und Executive Editor der Verification Academy. Er hƤlt mehrere Patente in der Verifikation und hat sechs BĆ¼cher Ć¼ber die Verifikation mitverfasst. Harry erhielt 2006 den Accellera Technical Excellence Award fĆ¼r seine BeitrƤge zur Entwicklung von Industriestandards und war der ursprĆ¼ngliche Urheber des Accellera Open Verification Library (OVL) -Standards.
Sprecher: Stefan Bauer ist Applikationsingenieur bei Siemens EDA und unterstĆ¼tzt den europƤischen Distributionskanal im digitalen Design- und Verifikations-Bereich.
Bevor er 2014 zu Siemens EDA nach MĆ¼nchen kam, verifizierte er als Verifikationsingenieur bei Ericsson und ST-Ericsson in NĆ¼rnberg Komponenten eines ASICs. Hierbei wurden neben der Verifikationssprache SystemVerilog und der Methodik OVM/UVM auch Assertions und Code Coverage eingesetzt.
Seine ersten Erfahrungen im FPGA Bereich sammelte er bei seinem Werkstudentenjob und bei seiner Diplomarbeit bei Siemens Healthcare in Erlangen.
Moderne VHDL-Testbenches. Ā Ein AXI-Stream-Beispiel, erst ganz einfach, dann fortgeschritten – so einfach wie mƶglich
Wollen Sie sehen, wie einfach Sie Ihr FPGA oder ASIC gestalten kƶnnen? Nehmen Sie am FPGA Verification Day 2020 teil und sehen Sie sich dies anhand einer Testbench fĆ¼r ein AXI-Stream-basiertes Datenflussdesign an.
Die meisten Testbenches, die ein komplexes DUT verifizieren, sind relativ unstrukturiert und schwierig zu verstehen, zu modifizieren, zu erweitern, zu warten und wiederzuverwenden. Durch einen gut strukturierten und leicht verstƤndlichen Test Harness und das Schreiben von Befehlen auf einer hƶheren Abstraktionsebene lƤsst sich die Verifikationszeit jedoch oft leicht um mindestens 50 % reduzieren – was eine gute und vollstƤndige Testabdeckung ermƶglicht.
Dieser Vortrag zeigt zunƤchst, wie Interface Handling Procedures (BFMs) auf sehr einfache Weise angewendet werden kƶnnen, um ein DUT zu verifizieren. Dann zeigen wir, wie eine fortgeschrittenere Testbench mit Verifikationskomponenten, Modell, Scoreboards und Transaktionen auf hoher Ebene eine grĆ¼ndlichere Verifikation komplexerer DUT-Szenarien auf sehr strukturierte und einfache Weise ermƶglicht.
UVVM ist in den letzten zwei Jahren weltweit von 0 auf 10% explodiert und steigt schneller denn je. UVVM wird von Doulos fĆ¼r die TB-Architektur empfohlen, und wir arbeiten mit der ESA zusammen, um die FunktionalitƤt noch weiter auszubauen. Diese PrƤsentation wird sowohl alternative TB-Architekturen als auch einige Erweiterungen des ESA-Projekts UVVM zeigen.
Sprecher: Espen Tallaksen ist Technischer Leiter und GrĆ¼nder von BITVIS & CGI, dem fĆ¼hrenden Designcenter fĆ¼r embedded Software und FPGA in Norwegen. Er graduierte an der UniversitƤt von Glasgow (Schottland) und hat mittlerweile 30 Jahre Erfahrung in FPGA- und ASIC Entwicklung / Verifikation u.a. bei Philips Semiconductors in der Schweiz.
WƤhrend der letzten 20 Jahre er sich sehr stark mit Methodiken, Effizienz- und QualitƤtsverbesserungen fĆ¼r FPGA- und ASIC Projekte beschƤftigt. Das Ergebnis, die UVVM Verifikationsplattform, wird mittlerweile weltweit eingesetzt.
Er hƤlt viele VortrƤge und Tutorials Ć¼ber unterschiedliche technische Aspekte der FPGA Entwicklung und -Verifikation, unter anderem auf dem FPGA Kongress in Deutschland.
Requirement and Verification Management
From Requirements to Verification specification, tracking and issue management
The number of IC and FPGA designs that have to adhere to functional safety standards has been growing in the past years and still grows today. This has a serious impact on the cost as projects need to mature their processes from ad hoc to a structural flow to conform to a particular regulation. Almost 50% of FPGA projects are working under some type of functional safety standard.
In order to implement a structural flow some kind of lifecycle management is required. While todayās solutions offer a unified environment to create, reuse and approve requirements, integration of verification specification, tracking and issue management is lacking.
With Polarion Siemens can offer a solution that offers strong Requirement Management capabilities. The new IC Verification Assistant feature Polarion can link in the coverage information achieved during the verification process with various methodologies, like simulation with ModelSim or Questa or formal approaches like Questa Autocheck or Questa Formal.
This presentation shows how the integration of the requirement management flow in Polarion with the verification management features of Questa and how the tracing into the verification results is achieved down to the reporting of the coverage metrics in Polarion.
Speaker: Hans-JĆ¼rgen Schwender has a masters degree in electrical engineering. From 1991 until the end of 2001, he worked as an ASIC design engineer at Philips Kommunikationsindustrie and Lucent Technologies in Nuremberg and at Infineon Technologies in San Jose, CA, USA. He worked on the creation of specifications, the implementation in VHDL, verification on module and chip level as well as programming of ASIC Driver Software in C.
Mr. Schwender has been working at TRIAS Mikroelektronik since 2002 and, as the technical manager covers a large part of Siemens EDAās products ā with a focus on HDL design, verification and cable harness design products.
Modern VHDL testbenches. An AXI-stream example, first dead simple, then advanced – as simple as possible.
Do you want to see how easy you can very your FPGA or ASIC? Join us on FPGA Verification Day 2020 to see this exemplified with a testbench for an AXI-stream based data flow design.
Most testbenches verifying a complex DUT are relatively unstructured and difficult to understand, modify, extend, maintain and reuse. You can however often easily reduce the verification time by at least 50% by having a well structured and easy to understand test harness, and writing commands at a higher abstraction level ā allowing a good and complete testcase overview by just looking at a simple test sequencer with easy to understand high level commands.
This presentation will show first how interface handling procedures (BFMs) can be applied in a very simple way to verify a DUT. Then we will show how a more advanced testbench using verification components, model, scoreboards and high-level transactions will allow more thorough verification of more complex DUT scenarios in a very structured and simple way.
UVVM has exploded over the last two years from 0 to 10% world-wide and increasing faster than ever. UVVM is recommended by Doulos for TB architecture, and we are cooperating with ESA to extend the functionality even further. This presentation will show both alternative TB architectures and some of the ESA-project UVVM extensions.
Speaker: Espen Tallaksen is the founder and Technical Director of BITVIS & CGI, a leading Embedded SW and FPGA consultancy in Norway. He has more than 30 years international experience of FPGA and ASIC development and verification, for example through work at Philips Semiconductors (NXP) in ZĆ¼rich (Switzerland).
His main focus during the past 20 years has been methodology, efficiency and quality improvement for FPGA and ASIC projects, which resulted in the UVVM verification platform, which is now used worldwide. Espen is well known through his tutorials and talks, for example at FPGA Kongress in Germany.
FPGA development meets IEC 62304 – How to optimize and automate software lifecycle processes for FPGA based medical devices.
IEC 62304 is the applicable standard, which defines the life cycle of software-based medical devices. Within this standard programmable hardware components such as FPGAs are in a grey area, as they have to be developed like any other software, but in actual use they are not operated like classic software. In order not to endanger the approval of an FPGA-based medical device, it is recommended to carry out the FPGA development in accordance with IEC 62304, even if the resulting documents do not have to be submitted to the approval.
This presentation shows how modern means can largely automate this software life cycle process, and how it can be introduced with little effort. It minimizes project approval risks as well as patient risks due to insufficiently verified FPGA designs. The focus will be on FPGA verification (verification strategies including code coverage) and their replicability (building defined verification environments using Docker Containers), always in the context of automation (regression tests after each commit). The topics covered include:
– Efficient verification strategies to cover the required requirements
– Functional Coverage & Code Coverage or “When do I finish testing?”
– Setup and versioning of reproducible test environments using Docker containers
(- Effective software configuration management – the unification into an IEC 62304 compliant development process)
Speaker: Tobias Baumann is a physicist and obtained his diploma in 2013 after 1 Ā½ years of research work in detector development for the COMPASS experiment at CERN. He then developed camera systems in medical imaging technology for a video processing development service provider, mainly concentrating on the area of endoscopy. In addition to the development and implementation of video algorithms, his specialities included the design of complex system architectures and the construction of automated build and verification environments.
Since 2018 he has been working as a freelancer, supporting FPGA & Embedded Systems developers in all areas, both the development and the construction of modern development and verification processes with a focus on DevOps strategies.
FPGA development meets IEC 62304 – How to optimize and automate software lifecycle processes for FPGA based medical devices.
Die IEC 62304 ist die gĆ¼ltige Norm welche den Lebenszyklus von Software basierten MedizingerƤte festlegt. Programmierbare Hardware Bausteine wie FPGAs befinden sich innerhalb dieser Norm in einer Grauzone da diese zwar wie jede andere Software entwickelt werden mĆ¼ssen, jedoch im Einsatz nicht wie klassische Software betrieben wird. Um die Zulassung eines FPGA basierten Medizinproduktes nicht zu gefƤhrden, ist es zu empfehlen die FPGA Entwicklung gemĆ¤Ć IEC 62304 durchzufĆ¼hren, auch wenn die daraus entstehenden Dokumente nicht bei der Zulassung eingereicht werden mĆ¼ssen.
Dieser Vortrag zeigt wie man mit modernen Mitteln diese Software Lebenszyklus Prozesse weitestgehend automatisieren und mit geringem Aufwand einfĆ¼hren kann. Dadurch werden Zulassung gefƤhrdende Projektrisiken ebenso minimiert wie Patientenrisiken durch unzureichend verifizierte FPGA Designs. Der Fokus wird dabei auf die FPGA Verifikation (Verifikationsstrategien inkl. Code Coverage) und deren Reproduzierbarkeit (Aufbau definierter Verifikationsumgebungen mittels Docker Containern) gelegt, stets im Kontext der Automatisierung (Regressiontests nach jedem Commit). Dabei werden unter anderem folgende Themen behandelt:
– Effiziente Verifikationsstrategien zur Abdeckung der geforderten Requirements
– Functional Coverage & Code Coverage oder “Wann bin ich fertig mit testen?”
– Aufbau und Versionierung von reproduzierbaren Testumgebungen mithilfe von Docker Containern
(- Effektives Software Configuration Management – die Vereinigung zu einem IEC 62304 konformen Entwicklungsprozess)
Sprecher: Tobias Baumann ist Physiker und erwarb sein Diplom im Jahr 2013 nach anderthalbjƤhriger ForschungstƤtigkeit in der Detektorentwicklung fĆ¼r das COMPASS Experiment am CERN. Im Anschluss entwickelte er bis Ende 2017 bei einem Entwicklungsdienstleister fĆ¼r Videoverarbeitung Kamera Systeme in der bildgebenden Medizintechnik, wobei er sich hauptsƤchlich auf den Bereich Endoskopie konzentrierte.
Zu den Spezialgebieten zƤhlten neben der Entwicklung und Implementierung von Video Algorithmen das Design von komplexen System Architekturen sowie den Aufbau von automatisierten Build- und Verifikations Umgebungen. Seit 2018 unterstĆ¼tzt er als freiberuflicher FPGA & Embedded Systems Enwickler Unternehmen in allen Bereichen, sowohl in der Entwicklung, als auch im Aufbau moderner Entwicklungs- und Verifikationsprozessen mit Fokus auf DevOps Strategien.
Requirement and Verification Management
From Requirements to Verification specification, tracking and issue management
Eine immer grƶĆere Zahl von IC und FPGA Designs mĆ¼ssen Standards Ć¼ber funktionale Sicherheit erfĆ¼llen. Dies hat signifikante Auswirkungen auf die Kosten, weil die Arbeitsweisen von Projekten von ad-hoc VorgƤngen zu strukturierten AblƤufen weiter entwickelt werden mĆ¼ssen, um den jeweils relevanten Vorschriften gerecht zu werden. UngefƤhr 50% aller FPGA Projekte entstehen im Kontext von einem Typ von Vorschriften Ć¼ber funktionale Sicherheit.
Solch ein strukturierter Flow kann nur durch eine Art von Lifecycle Management implementiert werden. Heutige Lƶsungen bieten eine vereinheitlichte Umgebung zur Erstellung, zum Wiederverwerten und Genehmigen von Anforderungen oder Requirements, das Einbeziehen von Verfikationsspezifikation, das Nachverfolgen und ein Issue Management fehlen aber hƤufig.
Mit Polarion bietet Siemens eine Lƶsung mit einem ausgewachsenen Anforderungsmanagement. Der neue IC Verificaion Assistant in Polarion ermƶglicht das Einbinden von Coverage Metriken, die z.B. durch Simulation mit ModelSim oder Questa oder anderen fromalen Methoden erstellt wurden.
Diese PrƤsentation zeigt die Integration des Anforderungsmangegement Flows in Polarion mit Verification Management Eigenschaften von Questa, und wie das Nachverfolgen in die Ergebnisse der Verifikation bis hin zum Reporten der Coverage Metriken in Polarion erreicht wird.
Sprecher: Hans-JĆ¼rgen Schwender ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in NĆ¼rnberg und bei Infineon Technologies in San Jose, CA, USA, als ASIC Design Ingenieur gearbeitet. Er beschƤftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und Chipebene als auch mit Programmierung von ASIC Driver Software in C.
Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen GroĆteil der Produkte von Siemens EDA ab ā mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.
UVVM ā rapidly growing in functionality – exploding in usage. Overview and new functionality
The usage of UVVM has really taken off and is currently used by far more than 10% of all FPGA designers world-wide (>20% of all VHDL users) ā from less than 1% two years earlier, – and still growing fast. The UVVM methodology and architecture is recommended by Doulos, – and ESA (the European Space Agency) is supporting further extensions of the UVVM functionality.
This presentation will give an overview of UVVM and how this improves testbench overview, readability, maintainability, extensibility and reuse. Some of the newest ESA extensions will also be presented ā like the Generic Scoreboard, Hierarchical VVCs (verification components), VVC Direct transaction transfer, Error injection, Watchdog and the Requirement vs Verification coverage.
Speaker:Espen Tallaksen is the founder and Technical Director of BITVIS & CGI, a leading Embedded SW and FPGA consultancy in Norway.Ā He has more than 30 years international experience of FPGA and ASIC development and verification, for example through work at Philips Semiconductors (NXP) in ZĆ¼rich (Switzerland).
His main focus during the past 20 years has been methodology, efficiency and quality improvement for FPGA and ASIC projects, which resulted in the UVVM verification platform, which is now used worldwide. Espen is well known through his tutorials and talks, for example at FPGA Kongress in Germany.
UVVM ā rapidly growing in functionality – exploding in usage. Overview and new functionality
Die Nutzung von UVVM hat wirklich zugenommen und wird derzeit von weit mehr als 10% aller FPGA Designer weltweit genutzt (> 20% aller VHDL-Benutzer) – von weniger als 1% vor zwei Jahren – und die Tendenz ist steigend.Ā Die UVVM Methodik und Architektur wird von Doulos empfohlen, und von der die ESA (European Space Agency) werden weitere Erweiterungen der UVVM FunktionalitƤt unterstĆ¼tzt.
Diese PrƤsentation gibt einen Ćberblick Ć¼ber UVVM und wie es die Ćbersicht, Lesbarkeit, Instandhaltbarkeit, Erweiterbarkeit und Wiederverwendung einer Testbench verbessert. Einige der neuesten ESA-Erweiterungen werden ebenfalls vorgestellt – wie das Generic Scoreboard, Hierarchical VVCs (Verifizierungskomponenten), VVC Direct transaction transfer, Error injection, Watchdog sowie Ā Abdeckung von Requirement vs Verification.
Sprecher:Espen Tallaksen ist Technischer Leiter und GrĆ¼nder von BITVIS & CGI, dem fĆ¼hrenden Designcenter fĆ¼r embedded Software und FPGA in Norwegen. Er graduierte an der UniversitƤt von Glasgow (Schottland) und hat mittlerweile 30 Jahre Erfahrung in FPGA- und ASIC Entwicklung / Verifikation u.a. bei Philips Semiconductors in der Schweiz.
WƤhrend der letzten 20 Jahre er sich sehr stark mit Methodiken, Effizienz- und QualitƤtsverbesserungen fĆ¼r FPGA- und ASIC Projekte beschƤftigt. Das Ergebnis, die UVVM Verifikationsplattform, wird mittlerweile weltweit eingesetzt.
Er hƤlt viele VortrƤge und Tutorials Ć¼ber unterschiedliche technische Aspekte der FPGA Entwicklung und -Verifikation, unter anderem auf dem FPGA Kongress in Deutschland.
Optimization of FPGA timing and performance with AI
Achieving timing closure for a given FPGA design can be a daunting task. The results depend on many parameters that affect synthesis and in particular place and route. Finding the right values of the right parameters is hard to achieve, and often requires a lot of experience. Considering the large number of possible parameters a trial and error approach is often not leading to successful results within a reasonable time.
Plunify have introduced a solution that helps automate the process of finding the optimum set of parameters, which also uses machine learning to learn from past synthesis and place and route runs, to determine a new set of parameters for the next run. Additionally, many synthesis runs with different parameter settings can be run in parallel to accelerate the process.
This presentation introduces Plunifyās InTime solution and shows, how this approach helps to find timing closure for FPGA designs, by providing a starting point for the tool and have it find the optimum settings for synthesis and P&R,Ā much faster than it could be done manually.
Speaker: Hans-JĆ¼rgen Schwender has a masters degree in electrical engineering. From 1991 until the end of 2001, he worked as an ASIC design engineer at Philips Kommunikationsindustrie and Lucent Technologies in Nuremberg and at Infineon Technologies in San Jose, CA, USA. He worked on the creation of specifications, the implementation in VHDL, verification on module and chip level as well as programming of ASIC Driver Software in C.
Mr. Schwender has been working at TRIAS Mikroelektronik since 2002 and, as the technical manager covers a large part of Siemens EDA’s products – with a focus on HDL design, verification and cable harness design products.
Extreme visibility into the FPGA: Ā the way to better design, verify, debug… and monitor
Over the past years , FPGA vendors have revolutionized the FPGA design flow and introduced new architectures while addressing the needs of traditional and new applications for FPGA. During the same time, the complexity of FPGAs have reached unprecedented levels, sometimes making the usual EDA and instrumentation tools less relevant or totally obsolete. In this presentation, we focus on visibility as a key feature for improving design, verification, debug and even monitoring of FPGA in the field.
Functional Safety Standards like ISO 26262 or DO-254 focus on two areas of faults: Systematic faults and Random HW faults.
Systematic Fault analysis tries to make sure that the design operates correctly according to the specification. Such failures can occur due to an incomplete or misinterpretation of the specification, or a bad RTL design. These faults can be found with the traditional verification, i.e. VHDL, Verilog or SystemVerilog test environments, or formal verification.
Random HW Faults are hardware specific. In the real world, there are electromagnetic interferences, or electro-migrations. If such a failure occur, the hardware must either go into the safe state or it must continue the operation safely.
But how do you verify and analyze such Random HW Faults?
In this presentation we will introduce Siemens EDAās unique solution for Random HW Fault Analysis.
Speaker: Stefan Bauer is Application Engineer at Siemens EDA to support the European Distribution Channel in the digital design and verification area.
Before he joined Siemens EDA in 2014, he worked as a Verification Engineer at Ericsson and ST-Ericsson in Nuremberg where he verified components of an ASIC by using SystemVerilog OVM/UVM environments, Assertions and Code Coverage.
During his job as a working student and during his master thesis at Siemens Healthcare in Erlangen, he gathered his first experiences in the FPGA area.
Portable Stimulus for SystemVerilog UVM, VHDL UVVM and C-based Verification Environments
TheĀ Portable Test and StimulusĀ Standard (PSS) defines a specification to create abstract, easily-reusable representations of stimulus and test scenarios. When using PSS, a single description of the verification intent is defined and the tool generates reusable scenario-level stimuli retarget-able across simulation, emulation, and other verification targets. Using PSS creates higher quality tests, controls repetition and redundancy, and results in 10X faster achievement of target coverage.
This new standard will be introduced and shown how PSS can be used to generate scenario-level tests for SystemVerilog UVM, VHDL UVVM, and even C-based verification environments from a single abstract model.
Speaker: Stefan Bauer is Application Engineer at Siemens EDA to support the European Distribution Channel in the digital design and verification area.
Before he joined Siemens EDA in 2014, he worked as a Verification Engineer at Ericsson and ST-Ericsson in Nuremberg where he verified components of an ASIC by using SystemVerilog OVM/UVM environments, Assertions and Code Coverage.
During his job as a working student and during his master thesis at Siemens Healthcare in Erlangen, he gathered his first experiences in the FPGA area.
Requirement Management for the development of safety crictical applications
With increasing complexity of electronic components in the safety critical domain a systematic approach of development planning and analysis of its progress during the life cycle of the application becomes more and more important. Application Life Cycle Management (ALM) is the buzzword that refers to the automation of processes in the applicationās life cycle. As a central part of this ALM process, the product requirements need to be clearly traceable, from the creation through all development activities down to the results of verification, validation and test. This requirement tracking is the key for successful audits, to get the safety critical application certified for usage in the target product, which could be a medical, an automotive, an aerospace or railway application.
The presentation will provide an overview of the possibilities to manage requirements in PolarionĀ®, including the possible integration into the FPGA design and verification process.
Speaker:Hans-JĆ¼rgen Schwender has a masters degree in electrical engineering. From 1991 until the end of 2001, he worked as an ASIC design engineer at Philips Kommunikationsindustrie and Lucent Technologies in Nuremberg and at Infineon Technologies in San Jose, CA, USA. He worked on the creation of specifications, the implementation in VHDL, verification on module and chip level as well as programming of ASIC Driver Software in C.
Mr. Schwender has been working at TRIAS Mikroelektronik since 2002 and, as the technical manager covers a large part of Siemens EDA’s products – with a focus on HDL design, verification and cable harness design products.
Getting your FPGA certified ā according to functional safety standards
Functional safety is becoming ever more important and there are several standards in place which define how it is categorised and measured. If your customer requires compliance with one or more of these standards you will need to understand the various levels of functional safety and how they are measured. In this presentation we examine how functional safety is defined, how it is measured, and what steps you need to take to achieve certified compliance.
Speaker:Nigel Woolaway
received his bachelorās degree in communications engineering from the University of Kent in 1981. He first became involved in EDA while at Standard Telephones and Cables in 1983, before moving to STMicroelectronics.Ā He joined Siemens EDA in 1992 as technical leader of the ASIC Vendor Program in Europe. In 1995 he took on a similar role in Synopsys where he managed the European Semiconductor Vendor Program until 2004. Since 2005 he is the Co-President of Leading Edge, specialising in the introduction of new tools and methodologies to the EDA marketplace
Optimization of FPGA timing and performance with AI
Das Erreichen von Timingvorgaben von FPGA Designs kann eine sehr komplexe Aufgabe sein. Die Ergebnisse hƤngen von sehr vielen Parametern ab, die die Synthese und insbesondere auch Place and Route Ergebnisse beeinflussen. Die Kunst ist, die richtigen Einstellungen aller Parameter zu finden, um das optimale Timingergebnis zu bekommen. Bei einer so groĆen Zahl von Parametern, die den Place and Route Vorgang steuern, ist ein hƤndischer Ansatz nicht zielfĆ¼hrend.
Plunify haben mit ihrer Lƶsung InTime ein Hilfsmittel geschaffen, dass die Timingresultate analysiert und basierend auf in der Vergangenheit erzielten Timingergebnissen neue Einstellungen wƤhlt, um so das Timing weiter zu verbessern und auch die AusfĆ¼hrung von vielen Synthese- und P&R LƤufen parallel ermƶglicht, um so Zeit zu gewinnen.
Der Vortrag stellt die Lƶsung InTime von Plunify vor und zeigt, welche Mƶglichkeiten zur automatisierten Timingoptimierung fĆ¼r FPGA Designs bestehen.
Sprecher: Hans-JĆ¼rgen Schwender ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in NĆ¼rnberg und bei Infineon Technologies in San Jose, CA, USA, als ASIC Design Ingenieur gearbeitet. Er beschƤftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und
Chipebene als auch mit Programmierung von ASIC Driver Software in C.
Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen GroĆteil der Produkte von Siemens EDA ab – mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.
Extreme visibility into the FPGA: Ā the way to better design, verify, debug… and monitor
In den letzten Jahren haben FPGA Anbieter den FPGA DesignFlow revolutioniert und neue Architekturen eingefĆ¼hrt, wƤhrend gleichzeitig die Anforderungen traditioneller und neuer FPGA Anwendungen berĆ¼cksichtigt wurden. Gleichzeitig hat die KomplexitƤt von FPGAs ein beispielloses AusmaĆ erreicht, wodurch die Ć¼blichen EDA und Instrumentierungs Tools manchmal weniger relevant oder vƶllig Ć¼berholt sind. In dieser PrƤsentation konzentrieren wir uns auf die Sichtbarkeit des FPGA als SchlĆ¼sselmerkmal fĆ¼r die Verbesserung von Design, ĆberprĆ¼fung, Debug und sogar der Ćberwachung von FPGAs im Einsatz.
Standards fĆ¼r funktionale Sicherheit (z.B. ISO 26262 oder DO-254) fokussieren sich auf zwei Bereiche von mƶglichen Fehlern: Systematische Fehler und zufƤllig auftretende Hardware Fehler.
Die systematische Fehleranalyse stellt sicher, dass das Design einwandfrei nach den Vorgaben der Spezifikation funktioniert. Systematische Fehler kƶnnen z.B. durch unvollstƤndige oder falsch interpretierte Spezifikation oder durch fehlerhaften Designcode auftreten und sie kƶnnen durch den traditionellen Design- und Verifikationsansatzes gefunden und behoben werden.
ZufƤllig auftretende Fehler sind hardwarespezifisch. Jedes elektronische GerƤt ist StƶreinflĆ¼ssen von auĆen, wie z.B. elektromagnetische Stƶrungen, ausgesetzt. Falls aufgrund von solchen StƶreinflĆ¼ssen ein Fehler auftritt, dann muss die Hardware entweder in einen vordefinierten Sicherheitszustand schalten oder weiterhin sicher arbeiten.
Aber wie kann man solche zufƤllig auftretenden Hardware Fehler verifizieren?
In diesemĀ Vortrag Ā wird Siemens EDAs einzigartige Lƶsung fĆ¼r die Analyse von zufƤllig auftretenden Hardware Fehlern vorgestellt.
Sprecher: Stefan Bauer ist Applikationsingenieur bei Siemens EDA und unterstĆ¼tzt den europƤischen Distributionskanal im digitalen Design- und Verifikations-Bereich.
Bevor er 2014 zu Siemens EDA nach MĆ¼nchen kam, verifizierte er als Verifikationsingenieur bei Ericsson und ST-Ericsson in NĆ¼rnberg Komponenten eines ASICs. Hierbei wurden neben der Verifikationssprache SystemVerilog und der Methodik OVM/UVM auch Assertions und Code Coverage eingesetzt.
Seine ersten Erfahrungen im FPGA Bereich sammelte er bei seinem Werkstudentenjob und bei seiner Diplomarbeit bei Siemens Healthcare in Erlangen.
Portable Stimulus for SystemVerilog UVM, VHDL UVVM and C-based Verification Environments
Der Portable Test and Stimulus Standard (PSS) definiert eine Spezifikation, um abstrakte und einfach wiederverwendbare Darstellungen von Stimulus- und Testszenarien zu erstellen. Bei der Verwendung von PSS wird eine einzige Beschreibung der Verifikationsabsicht definiert und das Tool generiert wiederverwendbare Stimuli auf Szenarioebene, die in Simulation, Emulation und anderen Verifikationsbereichen verwendet werden kƶnnen. Durch die Verwendung von PSS werden Tests mit hƶherer QualitƤt erstellt, Wiederholungen und Redundanzen kontrolliert und die Testabdeckung um das Zehnfache schneller erreicht.
Dieser neue Standard wird vorgestellt und es wird gezeigt, Ā wie PSS ausgehend von einem einzelnen abstrakten Modell bei Tests auf Systemebene fĆ¼r SystemVerilog / UVM-, VHDL- und sogar C-basierte Verifikationsumgebungen eingesetzt werden kann.
Sprecher: Stefan Bauer ist Applikationsingenieur bei Siemens EDA und unterstĆ¼tzt den europƤischen Distributionskanal im digitalen Design- und Verifikations-Bereich.
Bevor er 2014 zu Siemens EDA nach MĆ¼nchen kam, verifizierte er als Verifikationsingenieur bei Ericsson und ST-Ericsson in NĆ¼rnberg Komponenten eines ASICs. Hierbei wurden neben der Verifikationssprache SystemVerilog und der Methodik OVM/UVM auch Assertions und Code Coverage eingesetzt.
Seine ersten Erfahrungen im FPGA Bereich sammelte er bei seinem Werkstudentenjob und bei seiner Diplomarbeit bei Siemens Healthcare in Erlangen.
Requirement Management for the development of safety crictical applications
Steigende KomplexitƤten von elektronischen GerƤten, deren Anwendung in sicherheitskritischen Bereichen stattfindet, erfordern eine systematische Planung des Entwicklungszyklus und die Analyse zu jeder Zeit innerhalb des Lebenszyklus einer Anwendung. Ā Application Lifcecycle Management (ALM) ist das Stichwort, mit dem man die Automatisierung von AblƤufen im Lebenszyklus der Anwendungen beschreibt. Teil dieses ALM Prozesses ist die Mƶglichkeit, die Produkt-Requirements innerhalb des Entstehungs- und Entwicklungsprozesses durchgƤngig nachvollziehbar zu machen. Dieses Requirement Tracking ermƶglicht es, ein Requirement durch alle Ebenen der Dokumentation bis zur Implementierung und der Verifikation einer Produktkomponente nachzuverfolgen, so dass die Zertifizierung des Produktes fĆ¼r eine Anwendung in Bereichen wie Medizintechnik, Automobil, Luftfahrt, Bahntechnik usw. stark vereinfacht wird.
Die PrƤsentation gibt einen Ćberblick Ć¼ber die Mƶglichkeiten des Requirement Managements in PolarionĀ® und die Mƶglichkeiten der Anbindung an den FPGA Entwicklungsprozess und der Verifikation.
Sprecher:Hans-JĆ¼rgen Schwender ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in NĆ¼rnberg und bei Infineon Technologies in San Jose, CA, USA, als ASIC Design Ingenieur gearbeitet. Er beschƤftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und Chipebene als auch mit Programmierung von ASIC Driver Software in C.
Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen GroĆteil der Produkte von Siemens EDA ab – mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.
Getting your FPGA certified ā according to functional safety standards
Funktionale Sicherheit wird immer wichtiger. Es gibt verschiedene Standards, die definieren, wie diese Sicherheit kategorisiert und gemessen wird. Wenn Ihre Kunden die ErfĆ¼llung einer oder mehrerer Normen fordern, mĆ¼ssen Sie die verschiedenen Ebenen der funktionalen Sicherheit kennen und wissen.
In diesem Vortrag untersuchen wir, wie funktionale Sicherheit definiert und gemessen wird und was Sie unternehmen mĆ¼ssen, um Ihr Zertifikat zu erhalten.
Sprecher:Nigel Woolaway
erwarb 1981 seinen Bachelor der Nachrichtentechnik an der University of Kent. Die erste Mitwirkung an EDA hatte er bei Standard Telephones and Cables im Jahr 1983, bevor er zu STMicroelectronics wechselte. Er kam 1992 als technischer Leiter des ASIC Vendor Program in Europa zu Siemens EDA. 1995 Ć¼bernahm er eine Ƥhnliche Rolle bei Synopsys, wo er bis 2004 das European Semiconductor Vendor Program leitete. Seit 2005 ist er VizeprƤsident von Leading Edge und ist spezialisiert auf die EinfĆ¼hrung neuer Tools und Methoden auf dem EDA-Markt.