FPGA DESIGN

FORMALE VERIFIKATION - LÖSUNGEN

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OneSpin® - SOFTWARE PRODUKTLÖSUNGEN

360 DV-INSPECT

Automatische und umfassende Analyse einer Codebasis für klassische Implementierungsprobleme

360 DV-INSPECT

Quelle: OneSpin® - A Siemens Business

Designer von integrierten Schaltungen stehen unter ständigem Druck, fehlerfreien Code zu liefern, der immer strengere Anforderungen erfüllt. Es ist bekannt, dass der Entwicklungsaufwand reduziert werden kann, je mehr Fehler frühzeitig im Entwicklungsprozess erkannt werden können. Die frühzeitige Fehlererkennung erfordert jedoch einen Verifikationsaufwand für den Entwickler, der hoch sein und sich auf den Designprozess auswirken kann.

OneSpin 360 DV-Inspect™ analysiert den RTL Quellcode automatisch und umfassend vor der funktionalen Verifikation und Synthese, wodurch schwer zu findende Implementierungsfehler frühzeitig im Designprozess erkannt und eliminiert werden.

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      Windows
      Starten Sie eine Command Shell, indem Sie im Windows Menü im Suchfeld eingeben: cmd und dann Enter. Danach öffnet sich ein Kommandozeilenfenster. Hier geben Sie ein: ipconfig /all. Hier werden alle Netzwerkadapter Ihres Systems aufgelistet. Suchen Sie einen Adapter mit einer Netzwerkverbindung und kopieren Sie die physikalische Adresse. Diese besteht aus 6 durch Bindestriche abgetrennten 2-stelligen Hexadezimalzahlen.

      Linux/Unix
      Öffnen Sie ein Terminal und geben Sie folgendes Kommando ein: ifconfig und bestätigen mit Enter.
      Suchen Sie das Netzwerk eth0, je nach Distribution kann es auch anders heißen. Die Zeile mit ether gibt die MAC ID an: Hier sind es 6 2-stellige Hex Zahlen, jeweils getrennt durch einen Doppelpunkt.

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      360 DV-VERIFY

      360-DV-VERIFY

      Quelle: OneSpin® - A Siemens Business

      Einheitliche, abdeckungsgesteuerte Assertions-basierte Verifikation, einschließlich einer vollständig automatisierten App-Bibliothek

      Die formale Überprüfung von Assertions war traditionell schwer umzusetzen und wurde nur als Tool für Spezialisten angesehen. Dies hat sich mit der Automatisierung wiederkehrender Verifikationsaufgaben mit formalen Apps, sowie der weitverbreiteten Einführung von Assertion-Sprachen und der stark erhöhten Anzahl von formalen Tools, erheblich geändert. Heute steht eine Vielzahl von Point Tools zur formalen Verifikation zur Verfügung, die jeweils unterschiedliche formale Nutzungsmodelle abdecken.

      OneSpin 360 DV-Verify™ kann wesentlich mehr, indem es in einem Tool einen einheitlichen, abdeckungsgesteuerten („coverage-driven“) Assertions-basierten Verifikationsablauf und eine vollständige Verifikations-App-Bibliothek, sowie die Möglichkeit zur einfachen Design-Exploration enthält.

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          360 DV-CERTIFY

          360-DV-VERIFY-2

          Quelle: OneSpin® - A Siemens Business

          Automatische Erkennung von Verifikationslücken, Spezifikationslücken und anderen Fehlern

          SystemVerilog Assertions (SVA) und operative SVA sind sehr leistungsfähig bei der Erfassung von Funktionsanforderungen und der Überprüfung der gesamten Schaltungsfunktionalität. OneSpin Quantify™ liefert intuitive Abdeckungsmetriken, die Ingenieuren helfen, Verifikationslücken selbst bei begrenzten Prüfergebnissen zu erkennen. Die automatische Integration von OneSpin mit Verifikationsplanungstools von Drittanbietern stellt sicher, dass alle vorgesehenen funktionalen Abdeckungs- und Prüfungspunkte implementiert und verifiziert sind. Dies ermöglicht es dem Benutzer, effizient eine formale funktionale Freigabe zu erreichen, was zu mehr Sicherheit beiträgt. Allerdings könnten raffinierte Bugs und fachmännisch gestaltete bösartige Fehler in Design und Spezifikation immer noch unbemerkt bleiben.

          OneSpin 360 DV-Certify™ automatisiert die Analyse von operativen SVA Sätzen und erkennt Inkonsistenzen, Fehler und Lücken in Verifikationsplänen und Spezifikationen. Eine intuitive Debug-Umgebung ermöglicht es Ingenieuren, Fehler zu lokalisieren und teilt ihnen mit, wie sie ihre Assertionssätze systematisch verbessern können.

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              360 EC-FPGA

              Funktionale Genauigkeit der FPGA-Synthese vom RTL-Code bis zur endgültigen Netzliste

              Systematische Designfehler, die durch automatisierte Werkzeuge in einem Designflow, wie z.B. durch die Synthese generiert werden, können schwer zu erkennen sein und Schaden verursachen, wenn sie in den finalen Baustein gelangen. Die formale Äquivalenzprüfung wird seit vielen Jahren in ASIC Entwicklungen verwendet. Da FPGAs immer komplexer werden und vermehrt kritische Systemkomponenten enthalten, ist eine gründliche Überprüfung der funktionalen Äquivalenz zwischen Register Transfer Level (RTL)-Code und den synthetisierten Netzlisten, wie auch der finalen Netzliste nach dem Place & Route-Lauf in FPGA Designs obligatorisch.

              360 EC-FPGA ist ein automatisches Tool zur sequenziellen Äquivalenzprüfung, dass eine schnelle und effiziente Methode bietet, um sicherzustellen, dass intensive Syntheseoptimierungen keine systematischen Fehler eingeführt haben, die das finale Design und die gewünschte Funktionalität beeinträchtigen könnten.

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                  360 EC-RTL

                  Sequentielle Äquivalenzprüfung zwischen RTL-Designrevisionen

                  Während eines typischen Entwicklungsprozesses kommt es oft vor, dass eine Änderung an einem Block vorgenommen werden muss, der dann erneut getestet wird, um die funktionale Äquivalenz sicherzustellen. Wenn beispielsweise nachgewiesen wurde, dass ein Block zwar korrekt funktioniert, aber der Entwickler sein Design optimieren möchte, möglicherweise um die Art der Codierung zu verbessern, die Anzahl der Gatter zu reduzieren oder die Funktionen zu rationalisieren. Heutzutage muss ein Ingenieur einen kompletten Simulationsregressionslauf ausführen, um jede Änderung zu überprüfen. Dies erfordert oft viel Zeit und kann auch zusätzliche Aufwand in der Generierung von weiteren Stimuli bedeuten, ohne dass eine vollständige Funktionsprüfung erreicht werden kann.

                  OneSpin 360 EC-RTL ist ein benutzerfreundliches Tool zur sequentiellen Äquivalenzprüfung, das die funktionale Äquivalenz zwischen RTL-Designrevisionen gewährleistet.

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                      FMEDA ISO 26262

                      ISO 26262 FMEDA automatisieren und Fehlersimulation minimieren

                      Ein zentrales Konzept der ISO 26262 ist die Erreichung von Sicherheitszielen. Unkontrollierte Ausfälle in der Hardware können zur Verletzung von Sicherheitszielen und zu Gefahren führen, die zum Verlust von Menschenleben führen können. Automotive-ASICs/FPGAs/SoCs enthalten Sicherheitsmechanismen, die zufällige Hardwareausfälle verhindern oder sie entsprechend kontrollieren. Ingenieure müssen potenzielle Fehlermodi auflisten und nachweisen, dass die Sicherheitsarchitektur das angestrebte Automotive Safety Integrity Level (ASIL) des Chips oder des Sicherheitselements aus dem Kontext (SEooC) erreicht. Die Failure Modes, Effects, and Diagnostic Analysis (FMEDA) ist eine leistungsstarke Methode zur Bewertung der Sicherheitsarchitektur und -implementierung.

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