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SIMULATION & VERIFIKATION
Produktlösungen
ModelSim®
Der Modelsim® HDL-Simulator bietet FPGA-Kunden eine einfache und kostengünstige Möglichkeit zur Beschleunigung der FPGA-Entwicklung.
Neben der Unterstützung von Standard-HDLs verbessert ModelSim® die Designqualität und erhöht die Debugging-Produktivität. ModelSim's preisgekrönte Single-Kernel-Simulator (SKS) -Technologie ermöglicht die Mischung von VHDL, Verilog, SystemVerilog, PSL und SystemC in einem Design. Seine Architektur macht eine plattformunabhängige Kompilierung mit der herausragenden Leistung von nativem kompiliertem Code möglich.
Quelle: Mentor - A Siemens Business
Die grafische Benutzeroberfläche ist leistungsstark, konsistent und intuitiv. Zum Beispiel wenn in einem Fenster etwas ausgeführt wird, werden alle Fenster automatisch aktualisiert. Sie können bearbeiten, neu kompilieren und erneut simulieren, ohne die ModelSim®-Umgebung zu verlassen. Alle Benutzeroperationen können in Skripts erstellt, und Simulationen können im Batch oder interaktiven Modus ausgeführt werden. ModelSim® simuliert das Verhalten, den RTL- und Gate-Level-Code und erhält die Timing Informationen vom Standard Delay Format (SDF) File bereitgestellt.
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ModelSim PE®
- VHDL, Verilog und SystemVerilog
- Optional SystemC
- Intelligente und einfach zu bedienende Benutzeroberfläche mit Tcl-Schnittstelle
- Erweiterte Code Coverage und Analyse
- Unterstützung für Xilinx SecureIP
Erweiterte Code Coverage und Analyse
Die erweiterten Code-Coverage-Funktionen und die Benutzerfreundlichkeit von ModelSim® verringern die Barrieren für die Nutzung dieser wertvollen Verifikationsressource.
Die erweiterten Code Coverage-Funktionen von ModelSim bieten wertvolle Metriken für die systematische Verifikation. Zum Sammeln und Verwalten aller Coverage-Informationen in einer hocheffizienten Datenbank, werden alle Information in der Unified Coverage DataBase (UCDB) gespeichert. Coverage-Dienstprogramme sind verfügbar, die Code-Coverage-Daten analysieren, wie auch Zusammenführen und die Testabdeckungseinstufung berechnen. Coverage-Ergebnisse können interaktiv, nach der Simulation oder nach dem Zusammenführen mehrerer Simulationsläufe angezeigt werden.
Die unterstützten Coverage-Typen umfassen:
- Statement Coverage
- Branch Coverage
- Condition Coverage
- Expression Coverage
- Focused Expression Coverage
- Enhanced Toggle Coverage
- Finite State Machine Coverage
Speicherfenster
Speicherelemente im Design werden über das Speicherfenster intuitiv und flexibel angezeigt und die Fehler beseitigt.
Weitere Informationen
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ModelSim DE®
- VHDL, Verilog, PSL und SystemVerilog
- Optional SystemC
- Intelligente und einfach zu bedienende Benutzeroberfläche mit Tcl-Schnittstelle
- Erweiterte Code Coverage und Analyse
- Assertion-Based Verifikation
- Unterstützung für Xilinx SecureIP
Quelle: Mentor ModelSim® DE_datasheet_mgc_07-17
Assertion-Based Verifikation mit SystemVerilog Assertion und PSL
Assertion-based Verifikation (ABV) verbessert die Designqualität durch das Einfügen von Überwachungselementen, die die Korrektheit der Funktion überwachen.
Assertion Thread Viewer und Assertion Browser
ModelSim® DE enthält einen innovativen Assertion Thread Viewer, der die vollständige Auswertung eines aktivierten Assertion grafisch darstellt. Statistiken für jede Assertion können im Assertion Browser-Fenster untersucht werden.
Der Assertion Thread Viewer zeigt eine vollständige Assertion-Auswertung, die angibt, warum jeder Thread erfolgreich ist oder fehlschlägt.
Weitere Informationen
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ModelSim® kombiniert mit HDL Designer® ergibt eine komplette Designerstellungsumgebung mit erweiterten Projektverwaltungs- und Visualisierungsfunktionen.
Leichter Umstieg von ModelSim® nach Questa®
ModelSim® hat ein gemeinsames Frontend und Benutzeroberflächen mit Mentor`s Flaggschiff-Simulator Questa®. So können Kunden problemlos auf Questa® umsteigen, wenn sie eine höhere Leistung und Unterstützung für erweiterte Verifikationsfunktionen benötigen.