FPGA DESIGN

MODELSIM: SIMULATION & VERIFIKATION

Was ist ModelSim?

ModelSim ist eine mehrsprachige Simulationsumgebung von Siemens EDA, früher Mentor Graphics. Diese Simulationsumgebung für Hardwarebeschreibungssprachen (HDL) kommt mit einer intuitiven und leistungsstarken grafischen Oberfläche und ermöglicht eine taktsynchrone oder timinggenaue Simulation von Logikelementen.

Software Produktlösungen

ModelSim®

Der Modelsim® HDL-Simulator bietet FPGA-Kunden eine einfache und kostengünstige Möglichkeit zur Beschleunigung der FPGA-Entwicklung.

Neben der Unterstützung von Standard-HDLs verbessert ModelSim® die Designqualität und erhöht die Debugging-Produktivität. ModelSim's preisgekrönte Single-Kernel-Simulator (SKS) -Technologie ermöglicht die Mischung von VHDL, Verilog, SystemVerilog, PSL und SystemC in einem Design. Seine Architektur macht eine plattformunabhängige Kompilierung mit der herausragenden Leistung von nativem kompiliertem Code möglich.

Siemens EDA A Siemens Business

Quelle: Siemens EDA

ModelSim

Die grafische Benutzeroberfläche ist leistungsstark, konsistent und intuitiv. Zum Beispiel wenn in einem Fenster etwas ausgeführt wird, werden alle Fenster automatisch aktualisiert. Sie können bearbeiten, neu kompilieren und erneut simulieren, ohne die ModelSim®-Umgebung zu verlassen. Alle Benutzeroperationen können in Skripts erstellt, und Simulationen können im Batch oder interaktiven Modus ausgeführt werden. ModelSim® simuliert das Verhalten, den RTL- und Gate-Level-Code und erhält die Timing Informationen vom Standard Delay Format (SDF) File bereitgestellt.

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    ModelSim DE®

    • VHDL, Verilog, PSL und SystemVerilog                                                     
    • Optional SystemC
    • Intelligente und einfach zu bedienende Benutzeroberfläche  mit Tcl-Schnittstelle
    • Erweiterte Code Coverage und Analyse
    • Assertion-Based Verifikation
    • Unterstützung für Xilinx SecureIP
    Assertion Thread Viewer

    Quelle: Siemens EDA ModelSim® DE_datasheet_mgc_07-17

    Assertion-Based Verifikation mit SystemVerilog Assertion und PSL

    Assertion-based Verifikation (ABV) verbessert die Designqualität durch das Einfügen von Überwachungselementen, die die Korrektheit der Funktion überwachen.

    Assertion Thread Viewer und Assertion Browser

    ModelSim® DE enthält einen innovativen Assertion Thread Viewer, der die vollständige Auswertung eines aktivierten Assertion grafisch darstellt. Statistiken für jede Assertion können im Assertion Browser-Fenster untersucht werden.

    Der Assertion Thread Viewer zeigt eine vollständige Assertion-Auswertung, die angibt, warum jeder Thread erfolgreich ist oder fehlschlägt.

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        Wie wird die MAC Adresse generiert?

        Windows
        Starten Sie eine Command Shell, indem Sie im Windows Menü im Suchfeld eingeben: cmd und dann Enter. Danach öffnet sich ein Kommandozeilenfenster. Hier geben Sie ein: ipconfig /all. Hier werden alle Netzwerkadapter Ihres Systems aufgelistet. Suchen Sie einen Adapter mit einer Netzwerkverbindung und kopieren Sie die physikalische Adresse. Diese besteht aus 6 durch Bindestriche abgetrennten 2-stelligen Hexadezimalzahlen.

        Linux/Unix
        Öffnen Sie ein Terminal und geben Sie folgendes Kommando ein: ifconfig und bestätigen mit Enter.
        Suchen Sie das Netzwerk eth0, je nach Distribution kann es auch anders heißen. Die Zeile mit ether gibt die MAC ID an: Hier sind es 6 2-stellige Hex Zahlen, jeweils getrennt durch einen Doppelpunkt.

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        ModelSim® kombiniert mit HDL Designer® ergibt eine komplette Designerstellungsumgebung  mit erweiterten Projektverwaltungs- und Visualisierungsfunktionen.

        Leichter Umstieg von ModelSim® nach Questa®

        ModelSim® hat ein gemeinsames Frontend und Benutzeroberflächen mit Siemens EDA`s Flaggschiff-Simulator Questa®. So können Kunden problemlos auf Questa® umsteigen, wenn sie eine höhere Leistung und Unterstützung für erweiterte Verifikationsfunktionen benötigen.