FPGA DESIGN | IC DESIGN

Verifikationsplattform

Software Produktlösungen

Questa® – Verifikationslösungen

Questa® Advanced Simulator

Der Questa® Advanced Simulator ist einer der leistungsstärksten Verifikationslösungen für komplexe FPGA- und System-on-Chip-Designs sowie IC Designs mit einer umfassenden, nativen Unterstützung von VHDL, Verilog, SystemVerilog, SystemC, SVA, UPF und UVM. Er ist die zentrale Simulations- und Debug-Engine der Questa Verifikationslösung.

Die komplexen Designs werden über verschiedene Abstraktionsebenen von TLM (Transaction Level Modeling) über RTL und Gatter sowie auf Transistorebene verifiziert.

Verschiedene, leistungsstarke Verifikationsmethoden einschließlich der Assertion-basierten Verifikation (ABV), Open Verification- (OVM) und der Universal Verification Methodology (UVM) erhöhen die Produktivität durch Automatisierung und Wiederverwendbarkeit von Testbenches.

Verification Management

Quelle: Siemens EDA

  • Sehr hohe Performance
  • Assertion-Based Verifikation
  • Testautomatisierung durch Constrained-Random-Stimulus
  • Verifikationsmanagement
  • Integriertes mehrsprachiges Debugging
  • Power Aware Verifikation
  • Multi-core Simulation
  • UMV leicht gemacht durch UVM Framework
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      Wie wird die MAC Adresse generiert?

      Windows
      Starten Sie eine Command Shell, indem Sie im Windows Menü im Suchfeld eingeben: cmd und dann Enter. Danach öffnet sich ein Kommandozeilenfenster. Hier geben Sie ein: ipconfig /all. Hier werden alle Netzwerkadapter Ihres Systems aufgelistet. Suchen Sie einen Adapter mit einer Netzwerkverbindung und kopieren Sie die physikalische Adresse. Diese besteht aus 6 durch Bindestriche abgetrennten 2-stelligen Hexadezimalzahlen.

      Linux/Unix
      Öffnen Sie ein Terminal und geben Sie folgendes Kommando ein: ifconfig und bestätigen mit Enter.
      Suchen Sie das Netzwerk eth0, je nach Distribution kann es auch anders heißen. Die Zeile mit ether gibt die MAC ID an: Hier sind es 6 2-stellige Hex Zahlen, jeweils getrennt durch einen Doppelpunkt.

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      UVM Framework I UVM für FPGA Designer leicht gemacht

      UVM

      Das UVM Framework ist eine Kombination aus einer Bibliothek und einem Code-Generator, das im Rahmen der Questa® Verifikationslösung geliefert wird. Damit können Sie innerhalb von einer Stunde eine UVM-Testbench erstellen. Durch die Bereitstellung einer UVM-Architektur und die Methodik der Wiederverwendung, können Design- und Verifikationsteams, mit oder ohne UVM Erfahrung, in kürzester Zeit UVM-Testbenches erstellen.

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        Questa® Verification IP

        Umfassende Verifikation-IPs 

        Questa® Verification IP Protocol Support Quelle: Siemens EDA

        Quelle: Siemens EDA
        Questa® Verification IP Protocol Support

        Die Questa® Verification IP (QVIP) Lösungen bestehen aus einer leistungsoptimierten Bibliothek von SystemVerilog-UVM-Standardkomponenten für die Simulation von ARM® AMBA®, Ethernet, MIPI®, PCIe®, USB, Speichermodellen und vielen anderen Protokollen. Durch die Verwendung von QVIP können sich Ingenieure ganz auf das Design konzentrieren.






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          Questa® Clock-Domain Crossing (CDC) Verifikation

          Questa CDC

          Metastabilitäten, entstanden aus der Vermischung mehrerer Taktsignale, werden durch die Simulation nicht erfasst. Umfassende und automatisierte Clock-Domain Crossing (CDC) –Analysen helfen diese Problembereiche zu identifizieren und zu korrigieren, damit unvorhersehbares Verhalten von komplexen FPGA Designs, IC Designs und SoC Designs vermieden werden.

          Fazit
          Automatisierte CDC-Verifikationslösungen sind für Multi-Clock-Designs obligatorisch.

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            Questa® Formale Verifikation Apps

            Die formalen Verifikationslösungen von Questa® ergänzen die simulationsbasierten Methoden in einer ganzen Reihe von kritischen Bereichen, die traditionelle Methoden nur schwer erfüllen können. Siemens EDA, früher Mentor Graphics, entwickelte ein umfangreiches Portfolio an formalen Verifikations-Apps , die auf die heutigen Herausforderungen bei der Verifikation ausgerichtet, aber automatisiert sind, damit auch Nicht-Experten diese Technologie nach minimalem Training nutzen können:

            Questa® AutoCheck App

            Questa® AutoCheck App I für FPGA Design und IC Design

            Automatische Erkennung häufiger RTL-Codierungsfehler

            Questa® AutoCheck ist eine vollautomatische formale Verifikations-App, die Fehler aufgrund von häufigen RTL-Codierungsfehlern findet. AutoCheck ermöglicht es, eine Vielzahl von Fehlern mit geringem Aufwand zu beseitigen. Weder eine Testbench noch Assertions müssen verfügbar sein, so dass das Design formal verifiziert werden kann, sobald der RTL-Code geschrieben wurde. 

            Questa® X-Check App

            Questa® X-Check App I für IC Design

            Automatisierte, tiefgreifende Überprüfung der X-Zustände

            Die Questa® X-Check App analysiert Ihr RTL-Design automatisch und verwendet dazu ein formales Verifikationsverfahren, um durch X-Zustände entstandene Laufzeitprobleme im RTL-Code vollständig zu identifizieren.

            Questa CoverCheck App

            Questa® CoverCheck App I für FPGA Design und IC Design

            Automatisierte Fertigstellung der Codeabdeckung

            Questa® CoverCheck ist eine automatische, formale Verifikationslösung zur schnelleren Fertigstellung von Codeabdeckung. Das Tool spricht eine unbestreitbare Tatsache der Verifikation an: Ungeachtet des betriebenen Aufwands der verwendeten Verifikationstechniken, bleibt immer noch ein Bruchteil des Codes übrig, der nicht abgedeckt wurde.

            Questa® PropGen App

            Questa® PropGen App I für FPGA Design und IC Design

            Automatisierung der Assertion-basierten Verifikation für die Simulation, formale und Hardware-basierte Verifikation

            Questa® Property Generation (PropGen) automatisiert die assertionsbasierte Verifikation, in dem automatisch menschen- und maschinenlesbare SVA-Eigenschaften von RTL und Testbench generiert werden.

            Questa® Connectivity Check App

            Questa® Connectivity Check App I für IC Design

            Umfangreiche, schnelle Verifizierung der statischen und dynamischen IP- und SoC-Verbindungen

            Die Questa® Connectivity Check App ist eine vollautomatische Lösung, mit der die statische und dynamische Verbindung anhand von Klartext-CSV- oder IP-XACT-Spezifikationen, umfassend überprüft werden.

            Questa® Sequential Logic Equivalence Check App

            Questa® Sequential Logic Equivalence Check App I für IC Design

            Automatisierter, umfangreicher Sequential Logic Equivalence Check (SLEC)

            Unter Verwendung der RTL-Spezifikation und der RTL-Implementierung als Eingabe, vergleicht die Questa® SLEC formale App, automatisch die beiden Codetextbausteine durch eine umfassende formale Analyse.

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            Questa® Register Check App

            Questa® Register Check App I für IC Design

            Automatisierte, umfassende speicherbasierte Register Verifikation

            Die Questa® Register Check App ist eine vollautomatisierte Lösung, um das Verhalten von Kontroll- und Statusregistern, umfassend anhand der CSV- oder IP-XACT-Register-spezifikation zu überprüfen.

            Questa® Secure Check App

            Questa® Secure Check App I für IC Design

            Umfangreiche Überprüfung von sicheren Pfaden zum kritischen Hardwarespeicher

            Die Questa® Secure Check App ist eine vollautomatisierte Lösung zur umfassenden Überprüfung, dass nur die von Ihnen angegebenen Pfade zu sicherheits- oder sicherheitskritischen Speicherelementen gelangen können.

            Questa® Formal Assertion Library App

            Questa® Formal Assertion Library App I für FPGA Design und IC Design

            Assertion-basierte Verifikation-IPs optimiert für die schnelle formale Analyse

            Die Questa® Formal Assertion Library enthält SVA-Pakete (SystemVerilog Assertion) und Beispiele zum Verifizieren von Designs mit Industriestandardprotokollen und wird in der Questa Property Checking (PropCheck) –App verwendet.

            Questa® Property Checking App

            Questa® Property Checking App I für FPGA Design und IC Design

            Umfassende Verifikation, lange bevor die Simulationstestumgebungen verfügbar sind

            Questa® Property Checking benötigt nur wenige Eigenschaften (properties), um das beabsichtigte Verhalten und die Einschränkungen der Eingangssignale zu definieren und um dann den RTL-Code, ohne Testbench, umfassend zu überprüfen. Eine vertraute Wellenformdarstellung zeigt die Fehler, wie auch die fehlerfreien Signalmuster an. Der Fortschritt der Code-Abdeckung wird im Unified Coverage DataBase (UCDB)-Format (einem Accellera-Standard) dargestellt.

            Questa® Post Silicon Debug App

            Questa® Post Silicon Debug App I für IC Design

            Die formale Analyse hilft schnell Post-Silicon-Fehler zu erkennen, sie zu beheben und die Lösungen zu validieren

            Die Questa® Post Silicon Debug-App nutzt die formale Analyse, wie auch die Synthese von Eigenschaften (properties), um Fehler, die sich tief in der Logik von SoC-Designs befinden, schnell zu erkennen und die Lösungen zu überprüfen.

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              Informationsquellen zum Thema Verifikation

              Verification Academy von Siemens EDA

              Verification Academy ist die umfassendste, online Ressource für spezifisches Wissen zum Thema FPGA- und IC Verifikation.

              Verification Horizon

              Verification Horizon, eine Publikation von Siemens EDA-A Siemens Business, bietet Experten- und praktisches Wissen über State-of-the-Art-Verifikationsmethoden.

              Verification Horizon Blog

              Updates zu Konzepten, Standards, Methoden und Beispielen, die Ihnen dabei helfen zu verstehen, was fortschrittliche Technologien zur funktionalen Verifikation leisten können und wie Sie diese am effektivsten anwenden können. Hören Sie von den Verifikationsexperten Dennis Brophy, Harry Foster, Tom Fitzpatrick und anderen.