FPGA DESIGN

TRIAS Services zu den Softwarelösungen FPGA Design

FPGA Design Prozess

Analyse I Beratung

Die richtige Auswahl der Design-Tools für komplexe FPGA Entwicklungsprojekte zu treffen, ist eine wichtige Aufgabe, die Einfluss auf den Erfolg des Projektes hat. Wir bieten unseren Kunden daher eine Analyse ihres FPGA Entwicklungsablaufs an. Als Ergebnis erhalten Sie von uns einen Vorschlag eines optimierten FPGA Design Prozesses und welche Verifikationsmethoden und warum zu einem effizienten Ablauf führen. Wir nennen Ihnen den zeitlichen und finanziellen Rahmen, den Sie auf Basis Ihrer vorhandenen Ressourcen berücksichtigen müssen. Dadurch erhalten Sie Fakten, die Ihnen helfen eine effiziente Entscheidung zu treffen.

Am Ende entwickeln Sie Ihre FPGA Projekte in kürzeren Zeiten, zuverlässiger und mit einer höheren Qualität.

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    Ich habe die Datenschutzerklärung der TRIAS mikroelektronik GmbH zur Kenntnis genommen und stimme zu, dass meine Angaben und Daten zur Beantwortung meiner Anfrage elektronisch erhoben und gespeichert werden.

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    FPGA innovative Verifikation Methoden

    ANALYSE I BERATUNG

    Das Problem der heutigen FPGA-Verifikationsmethoden ist, genau zu wissen, welche Funktionalität bereits nachweislich funktioniert, wann die Verifikation abgeschlossen ist und wie schnell Sie zu den Ergebnissen gelangen. Moderne Verifikationssprachen, wie z.B. SystemVerilog, helfen Ihnen diese Ziele zu erreichen. Wir helfen Ihnen bei der Einführung eines für Sie passenden Verifikationsprozesses, der diese Vorteile erfüllt, damit Sie schnellst möglich mit der effektiven Verifikationsmethode beginnen können. Um zu diesem Punkt zu gelangen, analysieren wir vorher Ihren bestehenden Simulations- und Verifikationsprozess.

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      Training | SystemVerilog – Innovative Verifikation für FPGA Design

      Dieser Workshop vermittelt einen Überblick über die SystemVerilog Sprache und führt in neue Verifikationsmethoden, wie Assertion Based Verification, Constrained-Random-Generation und Functional Coverage, ein. Die Teilnehmer lernen, wie diese innovativen Verifikationsmethoden zur Beschleunigung der Verifikation dienen, den Fortschritt der Verifikation erfassen und wie diese Methoden natürlich auch auf die Verifikation von VHDL Designs angewendet werden können.

      Training | VHDL 2008

      VHDL 2008 ist ein wichtiger Bestandteil zur erweiterten Verifikation geworden. VHDL 2008 integriert wiederverwendbare Datenstrukturen, vereinfacht die RTL Codierung und fügt Fixpunkt und Fließkomma Pakete hinzu. VHDL 2008 ist die größte Änderung bei VHDL seit 1993. Dieser Workshop beschreibt die Werthaltigkeit der neuen VHDL 2008 Sprache und ist für Design- und Verifikationsingenieure zu empfehlen.

      Training | Verilog für VHDL Designer

      Da Designs immer komplexer und Entwicklungszeiten immer kleiner werden, müssen Entwicklungsteams immer öfters auf die Nutzung von IP Cores zurückgreifen. Dies bedeutet, dass Ingenieure im Umgang mit HDL-Sprachen "sprachneutral" werden müssen. Sie benötigen ein solides Wissen über VHDL und Verilog und die damit verbundenen Designtechniken.

      Training | UVM leicht gemacht für FPGA Designer

      Der Workshop wird die wichtigsten UVM Bausteine vorstellen und damit die Grundlagen für das Funktionieren einer UVM Testbench, den Prozess der Bildung von Instanzen und die Kommunikation zwischen den UVM Komponenten und dem DUT (Device Under Test) vermitteln. Darauf aufbauend werden die UVM Framework Verifikationsbausteine und das auf Python basierende API.

      Training | Accelerating FPGA and Digital ASIC Design

      Die Umsetzung eines FPGA- oder ASIC Designs hängt nicht nur von der Kenntnis einer HDL Sprache ab. Neben der Kenntnis aller Sprachkonstrukte ist es aber auch wichtig, die Implementierung in geeigneter Weise zu strukturieren, und Vor- und Nachteile unterschiedlicher Beschreibungen desselben Verhaltens zu kennen. Wenn man solche Vorgehensweisen konsequent nutzt, wird man viele Probleme vermeiden und somit schneller ans Ziel kommen.  

      Training | Accelerating FPGA VHDL Verification and introducing UVVM

      Ein signifikanter Teil der Zeit für ein FPGA Projekt entfällt auf die Verifikation. Eine Reduzierung dieser Zeit wird die gesamte Projektentwicklungsdauer beschleunigen. Der Schlüssel hierzu ist eine gut strukturierte Testbench. Dieser Kurs konzentriert sich auf das Thema FPGA-Verifikation und vermittelt, wie eine Testbench in einer strukturierten Art und Weise aufgebaut wird. Dieser Kurs wird von Espen Tallaksen gehalten und in Zusammenarbeit mit EmLogic angeboten.