AUSBILDUNG

ACCELERATING FPGA VHDL VERIFICATION

Beschreibung

Ein signifikanter Teil der Zeit für ein FPGA Projekt entfällt auf die Verifikation. Eine Reduzierung dieser Zeit wird die gesamte Projektentwicklungsdauer beschleunigen. Der Schlüssel hierzu ist eine gut strukturierte Testbench. Dieser Kurs konzentriert sich auf das Thema FPGA-Verifikation und vermittelt, wie eine Testbench in einer strukturierten Art und Weise aufgebaut wird. Theorie wechselt sich mit praktischen Beispielen und Hands-on Tutorials ab. Es wird auch auf wichtige Themen wie Coverage, BFMs, Debugging und Randomisierung eingegangen. Dies ist auch eine gute Gelegenheit, um die „Univeral VHDL Verification Methodology“ (UVVM) kennen zu lernen, die als Open Source frei zugänglich ist und durch die eine gut strukturierte Testbench einfach und schnell erstellt werden kann.

Kursziele

Nach dem Kurs wissen Teilnehmer, wie sie eine FPGA Verifikationsplattform strukturieren, Testbenches implementieren und Testsequenzer schreiben können, damit sie auch von Software- und Hardware Entwicklern verstanden werden. Teilnehmer lernen außerdem die komplette, VHDL-basierte UVVM Verifikationsplattform in der eigenen Organisation anzuwenden.

Voraussetzungen: Kenntnisse der Sprache VHDL I Dauer: 3 Tage I Sprache: Englisch I Preis: 1.850,00 EUR netto

Termine

  • 11. - 13.06.2019 | 9:00 – 17:00 Uhr | Düsseldorf

Auf Anfrage können weitere Optionen wie Live Online und Vor-Ort Trainings angeboten werden.

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