AUSBILDUNG

SystemVerilog – Innovative Verifikation für FPGA Design

Beschreibung

Dieser Workshop gibt einen Überblick über die SystemVerilog Sprache und führt in die neuen Verifikationsmethoden "Assertion Based Verification", "Constrained-Random-Generation" und "Functions Coverage" ein. Teilnehmer werden lernen, wie diese mächtigen Verifikationsmethoden zur Beschleunigung der Verifikation dienen und den Fortschritt der Verifikation erfassen, sowie auch wie diese Methoden auf die Verifikation von VHDL Designs angewendet werden können.

Inhalt I Ziele

  • Grundkenntnisse in der Hochsprache SystemVerilog
  • Grundlagen im OOP (Oject Oriented Programming) Konzept in SystemVerilog
  • Nutzung des OOP Konzeptes für schnelleres und effizienteres, wiederverwendbares Testbench Design
  • Kenntnisse des Konzeptes einer automatisierten Testbench
  • Einführung in SystemVerilog Assertions, Constrained Randomization und Functional Coverage und wie diese in einem VHDL Designkontext in die Testbenches integriert werden können
  • Kenntnisse wie diese Konzepte dazu beitragen, die Qualität des  Designs zu verbessern und die Verifikation effizienter durchzuführen


Voraussetzungen: HDL Erfahrung in Verifikation und Design I Dauer: 3 Tage I Sprache: Deutsch / wahlweise Englisch I Preis: 1.850,00 EUR netto

Termine

  • 12. - 14.03.2019 | 9:00 – 17:00 Uhr | Düsseldorf

Auf Anfrage können weitere Optionen wie Live Online und Vor-Ort Trainings angeboten werden.

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