KONFERENZ

FPGA Verification Day 2019

Funktionale Sicherheit

Alle reden darüber und viele Unternehmen folgen dem funktionalen Sicherheitstrend. Die jüngste Studie der Wilson Research Group zeigt, dass fast zwei Drittel der heutigen europäischen FPGA Designprojekte in einer Sicherheitsanwendung verwendet werden, wie zum Beispiel beim autonomes Fahren oder im Flugzeug.

Solche Sicherheitsanwendungen erfordern nicht nur eine hohe Qualität und sondern auch eine hohe Zuverlässigkeit der FPGAs.

Aber was ist diese „funktionale Sicherheit“? Funktionale Sicherheit verringert das Risiko von Fehlfunktionen Im Betrieb der Elektrik und Elektronik. Normen wie ISO 26262 oder IEC 61508 konzentrieren sich hier auf zwei wichtige Fehlerbereiche: Systematische Fehler (bei denen Sie sicherstellen müssen, dass Ihr Design oder ein Teil Ihres Designs oder die Funktionalität Ihres Designs in Hinsicht auf die Spezifikation ordnungsgemäß funktioniert) und zufällige HW-Fehler (EMC oder Elektromigration können das HW-Verhalten ändern). Bei der Funktionsfehlerprüfung wird festgestellt, ob das tatsächliche Betriebsverhalten des Entwurfs unter Fehlerbedingungen akzeptabel ist.

In dieser eintägigen Veranstaltung sprechen FPGA Experten über den Entwicklungsprozess für funktionale Sicherheit – mit Fokus auf systematische Fehler. Während einer offenen Q & A-Sitzung stehen Ihnen unsere Experten für Ihre individuellen Fragen zur Verfügung - und der Tag endet mit einer Verlosung und der Chance, einen tollen Preis zu gewinnen (Nein, es ist keine kostenlose Questa Lizenz :)).

Da nicht alle Experten der deutschen Sprache mächtig sind (vor allem unser Freund Stefan), werden die Präsentationen auf Englisch gehalten.

Die Teilnahme ist selbstverständlich wieder kostenlos.

26. September 2019 | Berlin

Select Hotel Berlin Spiegelturm
Freiheit 5
13597 Berlin


Agenda

  • 8:30 Uhr

Registrierung

  • 9:00 Uhr

Willkommen

  • 9:15 Uhr

Funktionale Sicherheit für HW und SW

  • 10:00 Uhr

Pause

  • 10:30 Uhr

Requirement Management

  • 11:15 Uhr

UVVM
Alternative: Formale Verifikation für FPGA Designs

  • 12:15 Uhr

Mittag

  • 13:15 Uhr

SystemVerilog - smarte Features für FPGA (VHDL) Design Verifikation

  • 14:00 Uhr

Vorteile von Portable Stimulus für FPGA Verifikation

  • 14:45 Uhr

Pause

  • 15:15 Uhr

Extreme visibility into the FPGA - at full operating speed

  • 16:00 Uhr

Optimierung von FPGA Timing und Performance mit KI

  • 16:45 Uhr

Frag die Experten mit anschließender Verlosung

  • 17:00 Uhr

Ausklang

Interessiert?  Dann sichern Sie sich schnell Ihren Platz.  Die Anzahl der Teilnehmer ist limitiert, also warten Sie nicht zu lange.
Wir haben ein begrenztes Zimmerkontingent im Veranstaltungshotel zur Verfügung. Bitte sprechen Sie uns an.

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