AUSBILDUNG

ModelSim/Questa Core: HDL Simulation

Beschreibung

ModelSim/Questa Core: HDL-Simulation zeigt Anwendern, die ModelSim oder Questa SIM zum ersten Mal für HDL-Simulation verwenden, wie sie ModelSim/Questa Core effektiv zur Verifikation von VHDL-, Verilog-, SystemVerilog- und gemischten HDL-Designs einsetzen können.

Kursziele | Inhalte

  • Unterstützung von HDL-Verhaltenssimulationen
  • Grundlegende Konzepte im digitalen Design-Flow
  • Einführung in die Visualizer-Debug-Umgebung
  • Praktische Laborübungen

der trainer

Hans-Jürgen Schwender

ist Dipl.-Ing. Elektrotechnik und hat von 1991 bis Ende 2001 bei Philips Kommunikationsindustrie AG bzw. Lucent Technologies in Nürnberg und bei Infineon Technologies in San Jose, CA, USA als ASIC Design Ingenieur gearbeitet. Er beschäftigte sich mit dem Erstellen von Spezifikationen, der Implementierung in VHDL, der Verifikation auf Modul- und Chipebene als auch mit Programmierung von ASIC Driver Software in C.

Seit 2002 arbeitet er bei TRIAS Mikroelektronik GmbH in Krefeld als Technischer Leiter und deckt einen Großteil der Produkte von Siemens EDA ab - mit Schwerpunkt HDL Design, Verifikation und Kabelbaumentwurfsprodukte.


Voraussetzungen: VHDL oder Verilog Grundkenntnisse I Gewisse Vertrautheit mit digitalen Designkonzepten I Dauer: 1 Tag I Sprache: Deutsch / wahlweise Englisch I Preis: Auf Anfrage

Termine

  • Termine auf Anfrage

Auf Anfrage können weitere Optionen wie Live Online und Vor-Ort Trainings angeboten werden.

Kursanfrage

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