Beschreibung
Aufgrund der Komplexität der UVM Bibliothek ist das Erstellen einer Testbench eine zeitaufwendige Aufgabe und erfordert umfassendes Wissen über die Möglichkeiten, die die Bibliothek bietet. Um die Verifikationsingenieure beim initialen Erstellen einer Testbench Infrastruktur zu unterstützen, wurde das UVM-Framework entwickelt, mit dem eine UVM Testbench sehr schnell erstellt werden kann. Diese ist sofort simulierbar und wird durch Änderungen an einigen Stellen durch anwendungsspezifischen Code an den Usecase angepasst.
Kursziele
Der Workshop UVM TESTBENCH LEICHT GEMACHT wendet sich nach einer kurzen Vorstellung einiger UVM Klassen und Ausdrücke recht schnell den Details des UVM Frameworks zu.
Der Kurs richtet sich an Verifikationsingenieure ohne UVM Vorwissen, die in die Nutzung von UVM Testbenches einsteigen wollen.
Ziel des Kurses ist es, eine vollständige UVM Testbench unter Verwendung des Siemens EDA UVM Frameworks (UVMF) zu erstellen, die dann an wenigen Stellen noch mit anwendungsspezifischem Code ergänzt wird.
der trainer
Alexandru Vlad Velea
hat einen Universitätsabschluss in Elektronik, Telekommunikation und Informationstechnologie, gefolgt von einem MBA-Aufbaustudium.
Seit 2005 hat er sich hauptsächlich mit den folgenden Siemens-Produkten beschäftigt:
- HDL-Entwurf, Simulation und Synthese
- Entwurf von Verdrahtungen und Kabelbäumen
Er verfügt über umfassende Kenntnisse als Berater, technischer Support und Ausbilder für Tools. Seit 2011 ist er Wiring Harness Consultant/ Advisor für die Mentor Graphics / Siemens Tools und seit 2005 Digital IC Flow (Design/ Simulation/ Synthese) Consultant/ Advisor für die Mentor Graphics / Siemens Tools.
Wir behalten uns das Recht vor, einen anderen qualifizierten Trainer einzusetzen.
Voraussetzungen: Kenntnisse in SystemVerilog I Dauer: 2 Tage I Sprache: Deutsch / wahlweise Englisch I Preis: 1.400,00 EUR netto