FPGA DESIGN | IC DESIGN

DESIGN ERSTELLUNG & WIEDERVERWENDUNG

Design Erstellung

Egal, ob es sich um ein FPGA oder ASIC handelt, die Bausteine verfügen über erweiterte und komplexe Funktionen, die die Entwicklungsteams in enge Entwicklungszyklen zwingen, um  effiziente und zuverlässige Chips zu produzieren. Daher stellen die Designteams mehr Anforderungen an HDL-Prozesse, Automatisierung und Code-Richtlinien für die Entwicklung von qualitativ hochwertigen Ergebnissen.

Standardsprachen (wie VHDL, Verilog, SystemVerilog) und IP-Formate unterstützen zusammen mit den gängigen Versionsverwaltungssystemen die Erstellung wiederholbarer und zuverlässiger Entwurfsprozesse. Aber die Tools, die diese Standards verwenden, müssen viel mehr können als nur Textdateien bearbeiten. Mentor Graphics bietet eine vollständige Designlösung für FPGA- und ASIC-HDL-Entwicklung an, beginnend mit einer umfassenden Design-Erstellung, neuer Code-Erstellung, formale und informelle Designwiederverwendung und jede Kombination dazwischen. Diese HDL-Design-Funktionen unterstützen Ingenieure, als Einzelpersonen oder in Teams, bei der Erstellung, Analyse und Verwaltung ihrer komplexen Designs, verbessert ihre Produktivität und beschleunigt die Design-Erstellung.

DesignWiederverwendung

Effektive Designwiederverwendung ist ein entscheidendes Ziel für jedes Elektronikentwicklungsunternehmen.  75% der zukünftigen Produktivitätsgewinne werden durch Wiederverwendung erzielt. Führungskräfte, Manager und Ingenieure haben einen großen Anteil an der Wiederverwendung, aber fast jeder unterschätzt die damit verbundenen Herausforderungen.

Mentor Graphics bietet Produkte der HDL Designer Series-Familie an, die innerhalb von Minuten die Designhierarchie automatisch erfassen, Syntaxfehler hervorheben und fehlende oder verwaiste Blöcke aufzeigen.  Die Qualität des HDL-Codes wird bestimmt  und der Entwurf visualisiert, um das Design dann besser zu verstehen, damit es wiederverwendet werden kann.  Das neue Design wird für eine effiziente zukünftige Wiederverwendung vorbereitet, optional im IP-XACT-Format.

Produktlösungen

HDL DESIGNER

HDL Designer

Quelle: Mentor hds_datasheet_mgc_7-18
HDL Designer ist eine leistungsstarke HDL-basierte Umgebung für komplexe FPGA- und ASIC Designs.

HDL Designer ist eine leistungsstarke HDL-basierte Umgebung, mit neuen Ansätzen für das Design von komplexen FPGAs und ASICs. HDL Designer wird weltweit von einzelnen Ingenieuren und Ingenieurteams zur Erstellung und Analyse verwendet, sowie zum Verwalten der Designs dieser Bausteine.

HDL Designer erhöht die Produktivität und Vorhersehbarkeit des Projekts durch Automatisierung vieler Abläufe und Aufgaben. Automatisierte Regelprüfung, Registergenerierung und –dokumentation, sowie die leistungsstarke Text-, tabellarische und grafische Erstellung mit Hilfe von Editoren, reduzieren die Entwicklungszeit und können manuell eingeführte Fehler minimieren. Tool-Integration und Versionsverwaltung des gesamten Projekts hilft dabei, den Team-, Tool- und Design-Prozess strukturiert zu halten, bleibt aber durch eine API immer noch flexibel genug, um vorhandene Designflüsse zu erweitern. Durch dieses Automatisierungs- und Projektmanagement wird die Gesamtqualität des Projekts und der daraus resultierende Chip verbessert und das Projektrisiko stark reduziert.

Durch die Nutzung von HDL Designer können durch diese Automatisierung und bei zukünftigen Projekten durch bessere Designwiederverwendung, Konsistenz der Codierung und verbesserte Dokumentation sofort Kosten gesenkt werden und zusätzliche Kosten vermieden werden. Für Sicherheits- und unternehmenskritische Projekte unterstützen Eigenschaften im HDL Designer wie Design-Checking, Versionsverwaltung, Registergenerierung und -dokumentation die Einhaltung von Vorschriften wie DO-254, ISO 26262 u.a.m.

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Wie wird die MAC Adresse generiert?

Windows
Starten Sie eine Command Shell, indem Sie im Windows Menü im Suchfeld eingeben: cmd und dann Enter. Danach öffnet sich ein Kommandozeilenfenster. Hier geben Sie ein: ipconfig /all. Hier werden alle Netzwerkadapter Ihres Systems aufgelistet. Suchen Sie einen Adapter mit einer Netzwerkverbindung und kopieren Sie die physikalische Adresse. Diese besteht aus 6 durch Bindestriche abgetrennten 2-stelligen Hexadezimalzahlen.

Linux/Unix
Öffnen Sie ein Terminal und geben Sie folgendes Kommando ein: ifconfig und bestätigen mit Enter.
Suchen Sie das Netzwerk eth0, je nach Distribution kann es auch anders heißen. Die Zeile mit ether gibt die MAC ID an: Hier sind es 6 2-stellige Hex Zahlen, jeweils getrennt durch einen Doppelpunkt.

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VISUAL ELITE HDL

Visual Elite ist eine leistungsstarke HDL-Implementierungsplattform, basierend auf Electronic System-Level- (ESL) und Transaction Level Modeling (TLM) Konzepten und Mechanismen.

Kontinuierlicher Designablauf von TLM nach RTL

Designblöcke, beschrieben in SystemC TLM, VHDL- und Verilog und sogar Teile einer embedded Software, müssen alle verwaltet und schrittweise verifiziert in ein System implementiert werden.

Visual Elite bietet eine Vielzahl von Sprachen und Designeingabemethoden, die es dem Benutzer ermöglichen, den für seine Modellierungsanforderungen am besten geeigneten Ansatz auszuwählen. Visual Elite unterstützt sowohl textbasierte als auch grafische Einträge, einschließlich Block- und Zustandsdiagramme und Verbindungstabellen. Entwickler können VHDL, Verilog, SystemC oder eine beliebige Kombination daraus verwenden.

Visual Elite ermöglicht lokal verteilten  Designteams eine effiziente Kontrolle und Verwaltung des gesamten Designprozesses. Integrierte Dokumentations- und Wiederverwendungsfunktionen, wie z. B. Text-zu-Grafik-Transformation, vereinfachen das Design-Management. Durch die Design-Infrastruktur für das Daten- und Projektmanagement erreichen Teamleiter eine Konsistenz im  Design-Flow und in der  Methodik. Die Funktion zur Dokumentation ermöglicht es IC-Architekten und Designern Ideen und Designanforderungen auch in hierarchischer Form in HTML, und über Links zu Microsoft OLE und FrameMaker, zu teilen.

Visual Elite kann mit vorhandenen Designs in verschiedenen Sprachen verknüpft werden und eine sprachübergreifende Modellverteilung bieten, einschließlich der Zuordnung von SystemC RTL zu HDL. Die Modellgenerierung kann auf verschiedene SystemC- und HDL-Synthesewerkzeuge erfolgen. Visual Elite unterstützt benutzerdefinierte Module von Tools wie SPW, Matlab und gängigen FPGA-Core-Bibliotheken.

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